Variscite iMX8m mini EVK の CAAM 問題 こんにちは、 現在、Variscite VAR-SOM i.MX8M Mini EVK のセキュア ブートの実装に取り組んでいます。 OpenSSL を使用して秘密鍵と公開鍵を生成し、FIT イメージに正常に署名しました。ただし、U-Boot でブート プロセスを停止し、FIT イメージを手動でロードすると、 CAAM (暗号化アクセラレーションおよび保証モジュール) が適切に初期化/構成されていないことを示すエラーが発生します。 参考までに、関連するエラー ログを以下に添付しました。 これらを確認して、この問題をできるだけ早く解決するための可能な解決策を提案していただけますか? ログ： u-boot=> ext4ls mmc 1:1 /boot 1024 . 1024 .. 30843306 フィットイメージ.署名済み u-boot=> ext4load mmc 1:1 ${loadaddr} /boot/fitImage.signed 30843306バイトを1282ミリ秒で読み取りました（22.9 MiB/秒） u-boot=> iminfo ${loadaddr} ## Checking Image at 40480000 ... FIT image found FIT description: Signed FIT Image Created: 2026-02-11 10:13:37 UTC Image 0 (kernel) Description: Linux kernel Created: 2026-02-11 10:13:37 UTC Type: Kernel Image Compression: uncompressed Data Start: 0x404800c0 Data Size: 30792192 Bytes = 29.4 MiB Architecture: AArch64 OS: Linux Load Address: 0x40200000 Entry Point: 0x40200000 Hash algo: sha256 Hash value: 6c93585fae1f9fa935271aef6c32e7c908a1127cc1a973c2b9d085092bbaf0fb Image 1 (fdt) Description: Device Tree Blob Created: 2026-02-11 10:13:37 UTC Type: Flat Device Tree Compression: uncompressed Data Start: 0x421ddbb8 Data Size: 49293 Bytes = 48.1 KiB Architecture: AArch64 Hash algo: sha256 Hash value: 7e517bd42c9792e66532d20497e503e4bb490f3ac54f4a4f3edeee6cd8d8c8d9 Default Configuration: 'conf' Configuration 0 (conf) Description: unavailable Kernel: kernel FDT: fdt Sign algo: sha256,rsa2048:dev Sign value: 019c2d9cbeead8b464936f7cd32f8a845e06f3dde00ee376f4ebbdcdcade94a01463af9eb087ab942bb5ca6b022377e43e1890ef56e79d02d7e19ba8b30d411960cd48e1f1b420c8f4a93f3cb0266dc0c5163aea566 Timestamp: 2026-02-11 10:13:37 UTC ## 40480000 の FIT イメージのハッシュをチェックしています... イメージ 0 (カーネル) のハッシュ: sha256Error: アドレス引数が揃っていません CAAMが正しく設定されていないか、故障しています エラー！ 'kernel' イメージノードの 'hash' ハッシュノードのハッシュ値が不正です FIT イメージ内のハッシュが不正です。 u-boot=> bootm ${loadaddr} ## 40480000 の FIT イメージからカーネルをロードしています... 'conf'設定の使用 ハッシュの整合性を検証しています...OK 'kernel'カーネルサブイメージを試す 説明: Linuxカーネル 作成日時: 2026-02-11 10:13:37 UTC タイプ: カーネルイメージ 圧縮: 非圧縮 データ開始: 0x404800c0 データサイズ: 30792192 バイト = 29.4 MiB アーキテクチャ: AArch64 OS: Linux ロードアドレス: 0x40200000 エントリポイント: 0x40200000 ハッシュアルゴリズム: sha256 ハッシュ値: 6c93585fae1f9fa935271aef6c32e7c908a1127cc1a973c2b9d085092bbaf0fb ハッシュの整合性を検証しています...sha256Error: アドレス引数が揃っていません CAAMが正しく設定されていないか、故障しています エラー！ 'kernel' イメージノードの 'hash' ハッシュノードのハッシュ値が不正です 不正なデータハッシュ エラー: カーネルイメージを取得できません Re: CAAM issue in Variscite iMX8m mini EVK こんにちは、 使用しているubootのバージョンがわかりませんが、uboot defconfigで以下が有効になっているかどうかを確認してください。 CONFIG_ARCH_MISC_INIT=y よろしくお願いいたします。 アルド。

i.MX8M における Android のサスペンド/レジューム レイテンシ測定のリクエスト (DSM / Suspend-to-RAM) NXPチームの皆様、こんにちは。 現在、Android ベースの製品 (Android 16) として i.MX 8M ファミリ (Mini / Plus バリアント) を評価中です。 TRM と AN13400 から、サポートされている低電力モードには次のものが含まれることがわかります。 CPUアイドル（待機） 停止/低電力アイドル DSM (DDR セルフリフレッシュ機能付き Suspend-to-RAM) SNVS / RTCのみモード しかし、データシートやリファレンス・マニュアルには、Android で表示される遷移タイミングの数値が記載されていませんでした。 私たちが特に求めているのは、NXP EVK プラットフォームにおける以下の測定された実用的な値です。 アクティブ -> Suspend-to-RAM (DSM) レイテンシ (Android のサスペンド要求からシステムが DSM に入るまで) Suspend-to-RAM -> Resume のレイテンシ (ウェイクソースアサーションから Android フレームワークが応答するまで) 仮定： セルフリフレッシュで保持されるDDR 標準 NXP Android BSP ディスプレイが有効 完全なコールドブートパスがない 以下をご提供いただけますでしょうか: 典型的な測定レイテンシ範囲（ミリ秒） カーネルログ出力の例 (PM: _ms 後に再開が完了) NXP EVKテストからの公式のレイテンシ検証データ さらに、Android ビルドで 1 秒未満の再開を保証するための既知の制限事項や推奨される最適化 (M コア ウェイク戦略など) はありますか? ご指導ありがとうございます。 i.MX 8M | i.MX 8M ミニ | i.MX 8M ナノ Re: Request for Measured Android Suspend/Resume Latency on i.MX8M (DSM / Suspend-to-RAM) こんにちは、 残念ながら、Android についてはこの数値が手元にありません。これは、EVK を使用したデバイスの推定値を提供するために Linux ベースの結果を提供しているだけであり、数値はユース ケースによって異なります。 M コアのウェイクアップについては、次の例を参考にしてください。M コア コードに関しては Linux 用でも Android 用でも問題ありませんが、Android の場合は、これを実現するためにいくつか変更を加える必要があります。 https://community.nxp.com/t5/i-MX-Processors-Knowledge-Base/M4-Low-Power-Demo-on-i-MX8MM/ta-p/1101109 よろしくお願いいたします。 アルド。

MCUXpresso IDE で mcxn546v のピン、クロック構成、デバッグに問題が発生するのはなぜですか? 私は MCUXpresso IDE の初心者です。MCU MCXN546V を搭載した独自の PCB をテストしようとしましたが、その UART2 ピン TX と RX は Neoway N58 IoT ボードに接続されていました。SO、UART プロトコルとペリフェラルをテストするための新しいプロジェクトを作成しました。しかし、デバッグ時に以下のエラーが発生しました ['MCXN546_Project JLink Debug' の MCUXpresso Semihosting Telnet コンソールがポート 63440 @ 127.0.0.1 で開始されました] SEGGER J-Link GDB サーバー V8.44 - 端末出力チャネル。 その後、ダッシュボードから MCXN546V の SDK の zip ファイルをドラッグ アンド ドロップして含めようとしましたが、zip の追加時にまだエラーが発生し、追加後にクロック、ピン構成でエラーが発生します。この投稿にシュリーンショットを添付しました。MCXN546V ピン、UART テスト用のクロック構成を含むサンプル プロジェクトを共有してください。 MCX N Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID こんにちは@Elakiya 、 このエラーは、SDK が ARMGCC オプションを使用して生成されたために発生します。このオプションは、VS Code 用の MCUXpresso IDE での使用を目的としています。 MCUXpresso IDE を使用する予定の場合は、下の画像に示すように、代わりに「その他」を選択し、MCUXpresso IDE を選択する必要があります。 正しい SDK をダウンロードしたら、ファイルを MCUXpresso IDE 内の「インストール済み SDK」ビューにドラッグ アンド ドロップするだけでインストールできます。 この投稿に記載されている手順に従って SDK をダウンロードすることもできます。この例は RT1060 用ですが、プロセスは MCXN546 でもまったく同じです。 Config Tools のヘルプについては、このページにあるユーザー ガイドが役立つ場合があります。 さらにご質問がございましたら、遠慮なくお知らせください。 BR ハビブ Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID MCXN546 SDK zip を MCUXpresso IDE に追加しようとすると、このエラーが発生します。なぜでしょうか? 追加された SDK zip ファイルは NXP ダッシュボードから適切にダウンロードされていますが、それでもなぜこの問題が発生するのでしょうか? この問題を解決するためのガイドをお願いします Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID こんにちは@Elakiya 、 この問題は、SDK パッケージの新しいプロジェクト テンプレート、具体的には「clock_config.c」というファイルに保存されている誤った情報によって発生します。パッケージのIDが正しくありません: この問題を回避するには、ダウンロードした SDK パッケージで、「pin_mux.c」というファイルに示されているように package_id を設定してください。 この変更を行うと、MCXN546 の設定ツールを使用できるようになります。 何か問題が発生した場合は、遠慮なくお知らせください。 BR ハビブ。 Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID こんにちは、 @Habib_MS 、ご返信ありがとうございます。NXP ダッシュボードの「その他」オプションから、MCUXpresso IDE 用の適切な SDK ダウンロードを含めるようにしました。しかし、MCXN546 SDK ファイルを新規に再インストールし、プロジェクトを作成した後、ピン、クロックの構成が開かず、スクリーンショットに示されている構成の問題が発生しています。MCUXpresso IDEでカスタムPCBチップ用のMCXN546VチップSDKをお持ちの方は、   シェアしてください。 Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID こんにちは@Elakiya 、 この投稿に記載されている点に従ってください: MCUXpresso + Jlink - エンコードを変換できません - NXPコミュニティ 問題が解決しない場合は、遠慮なくお知らせください。 BR ハビブ Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID こんにちは@Habib_MS 。手順を共有していただきありがとうございます。しかし、手順に従った後も同じ問題が発生しています。メモリの問題ですか、それとも PCB 電源ピンの問題ですか?識別できませんでした。この投稿でスクリーンショットと PCB デザイン回路図の png ファイルを共有しましたので、確認してご連絡ください。前もって感謝します。 Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID こんにちは@Habib_MS 、どうもありがとうございます。package_id を変更した後、ピンとクロックの構成を開くことができますが、その後、このプロジェクト コードを segger J-Link 経由で PCB ボードにフラッシュしてデバッグしようとしました。デバッグを開始すると、スクリーンショットに示すように、ファイル startup_mcxn546_cm33_core0.c 内でスタックします。そしてコンソールタブでは [MCUXpresso Semihosting Telnetコンソール「MCXN546_Project JLink Debug」がポート60310 @ 127.0.0.1で開始されました] SEGGER J-Link GDBサーバーV8.44 - 端末出力チャネル 一時停止して再開しようとすると、ブレーク ページに入り、「アドレス "0x20018040" でブレークしましたが、デバッグ情報が利用できないか、プログラム コードの範囲外です。」と表示されます。 これに対する解決策を、サンプルプロジェクトとともに教えてください。 Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID @Habib_MS さん、ありがとうございます。ボードの問題の構成部分を解決していただきました。デバッガーの問題については、新しいコミュニティ投稿で議論します。ご指導ありがとうございました。 Re: Why I am getting problem in pin, clock configuration and debugging for mcxn546v in MCUXpresso ID こんにちは@Elakiya 、 この問題は、デバッガーとコア間の通信に密接に関連しているようです。おそらく、この問題はソフトウェアに原因があると考えられます。より効果的に対処するには、ターミナルからの完全なログ出力を共有していただけますか?これにより、より詳細な情報を入手し、より正確な解決策を講じることができます。 ただし、このトピックは元の質問から逸脱しているため、サポートを継続できるように新しいコミュニティ投稿を作成していただけますか?お気軽にタグ付けしてください。新しいThreadでも引き続きお手伝いさせていただきます。 BR ハビブ

model inference in docker container hi,  community # iMX 8MP @ Harvey021 I have encountered an issue regarding model inference—it fails inside the Docker container but works on the host machine. The relevant shared libraries have already been copied into the container, and the program runs without reporting any missing dependencies When I ran the official verification program, it encountered a segmentation fault. Execute the command as follows： root@imx8mpevk:~/examples# ./label_image --external_delegate_path=/usr/lib/libvx_delegate.soo INFO: Loaded model ./mobilenet_v1_1.0_224_quant.tflite INFO: resolved reporter INFO: Vx delegate: allowed_cache_mode set to 0. INFO: Vx delegate: device num set to 0. INFO: Vx delegate: allowed_builtin_code set to 0. INFO: Vx delegate: error_during_init set to 0. INFO: Vx delegate: error_during_prepare set to 0. INFO: Vx delegate: error_during_invoke set to 0. INFO: EXTERNAL delegate created. INFO: Applied EXTERNAL delegate. W [HandleLayoutInfer:332]Op 162: default layout inference pass. Segmentation fault gdb debug: docker image: ubuntu24.04-arm64 docker command: docker run -it --rm --device=/dev/galcore --device=/dev/mxc_hantro --device=/dev/mxc_hantro_vc8000e --network=host --privileged=true ubuntu:dl_gdb bash target image version: linux6.6.36 full target machine: i.MX 8mp Re: model inference in docker container Hi @noway,  I hope you are doing very well.   Please take a look to the chapter 2.6.2 Building the TensorFlow Lite Library with the Flex Delegate for i.MX Linux platforms and 2.6.2.2 Setting up Docker VM of i.MX Machine Learning User's Guide.   I hope this can helps.   Best regards, Chavira Re: model inference in docker container Thank you for your answer. But I was running Docker on 8mp. My base image is arm64/v8/ubuntu24.04

K5 Crypto 驱动程序缺少 SHE 密钥 嗨，支持团队、 对于 K5 RTD 0.8.0 P01， Key Type 不能配置为 SHE。 此外，CryptoKeyElementFormat 也不支持 SHE密钥。 请考虑增加这一功能。 元器件：HSE 固件 元器件：网络安全加密 优先级：高 Re: K5 Crypto driver missing SHE key Hi Cong、 客户是 PATAC。 Re: K5 Crypto driver missing SHE key 你好@LiekLi 让我检查一下是否是 SW/HW 在这个版本上的限制。 请问你们的客户是哪位？ Re: K5 Crypto driver missing SHE key Hi@LiekLi 我可以在 \plugins\Crypto_43_HSE_TS_T40D85M8I0R0\resource\CORTEXM_S32K56XM7_s32k566_lfbga324.properties 中看到： # Crypto.HseSptShe. : 支持 SHE 规范。 Crypto.HseSptShe.PREMIUM : STD_OFF Crypto.HseSptAes.PREMIUM : STD_ON 表示此版本不支持此密钥类型 Re: K5 Crypto driver missing SHE key Hi Cuong、 是的，目前还没有。我将要求 HSE 团队进一步更改要求。我们可以关闭此票。

IRTC 改ざんチェック - LLWU - MKM34/35Z こんにちは、 MCU - MKM34/35Z - SDKベースのアプリケーション SDK: SDK_2.x_TWR_KM35Z75Mバージョン2000年6月25日 IDE: MCUXpresso IDE v25.6 アプリケーション: MCU は常に VLLS2 スリープ モードにあり、1 つの GPIO ピン (PTG6_LLWU0) と Tamper0 ピン (IRTC Tamper) がウェイクアップ ソースとして構成されます。どちらかのピンに割り込みが発生すると、システムが起動します。 GPIO ピンは期待どおりに動作し、システムを VLLS2 から正常に起動します。ただし、タンパー ピンはリファレンス アプリケーションに従って正確に構成されているにもかかわらず、システムを起動しません。 関連するコード スニペットを参考のために共有しますので、問題の特定にご協力いただければ幸いです。 void RTC_TamperInit(void) { CLOCK_EnableClock(kCLOCK_Rtcreg); CLOCK_EnableClock(kCLOCK_Rtc0); IRTC_GetDefaultConfig(&irtcConfig); irtcConfig.timerStdMask= 真; irtcConfig.wakeupSelect= 真; if (IRTC_Init(RTC, &irtcConfig) == kStatus_Fail) { 戻る; } IRTC_SetOscCapLoad(RTC, kIRTC_Capacitor2p|kIRTC_Capacitor4p|kIRTC_Capacitor16p); tamper0Config.filterClk = kIRTC_4; tamper0Config.filterDuration= 2; tamper0Config.pinPolarity = true;/*trueはアクティブ*/ IRTC_SetTamperParams(RTC、kIRTC_Tamper_0、&tamper0Config); /* ロックの改ざん設定 */ IRTC_SetTamperConfigurationOver(RTC); /* RTCをLLWUウェイクソースとして有効にする */ LLWU_EnableInternalModuleInterruptWakup(LLWU, LLWU_IRTC_IDX, true); /* 古いフラグをクリアする */ IRTC_ClearStatusFlags(RTC、0xFFFFFFFF); IRTC_ClearTamperStatusFlag(RTC); } void LLWU_Init(void) { //GPIO PTG6 LLWU_SetExternalWakeupPinMode(LLWU、LLWU_WAKEUP_PIN_IDX、LLWU_WAKEUP_PIN_TYPE); LLWU_ClearExternalWakeupPinFlag(LLWU、LLWU_WAKEUP_PIN_IDX); //IRTC タンパー0 LLWU_EnableInternalModuleInterruptWakup(LLWU, LLWU_IRTC_IDX, true); } ご協力ありがとうございます! Re: IRTC Tamper check - LLWU - MKM34/35Z @erin77brownさん、素早い返信ありがとうございます。 申し訳ありませんが、先ほどこのことについて言及し忘れました。また、割り込みを有効にするために、 IRTC_EnableInterrupts(RTC, kIRTC_TamperInterruptEnable);または RTC->IER |= RTC_IER_TAMPER_IE_MASK; ですが、残念ながら役に立たず、タンパー ピンはシステムを起動しません。 すべてのフラグをクリアした後、関数 IRTC_SetTamperConfigurationOver(RTC); を呼び出す必要があるかどうかを確認してください。すでに IRTC_SetWriteProtection() を使用して RTC をロックおよびロック解除しているので、正しい使用方法とシーケンスを理解したいと思います。サンプルコードがあれば、ぜひ共有してください。大変助かります。 よろしくお願いいたします。 Re: IRTC Tamper check - LLWU - MKM34/35Z こんにちは、 LLWU が設定されているにもかかわらず、IRTC タンパー割り込みがペリフェラルレベルで有効になっていない可能性があるため、タンパー ピンが MCU を起動できないようです。irtcConfig.wakeupSelect = true はロジックを準備しますが、イベント情報が伝播できるようにするには IRTC_EnableTamperInterrupt(RTC, kIRTC_Tamper0InterruptEnable) を明示的に呼び出す必要があります。さらに、IRTC 制御レジスタで Tamper 0 ピンがマスクされていないことを確認し、すべてのフラグがクリアされる前に IRTC_SetTamperConfigurationOver (Lock) が呼び出されていないことを確認してください。これにより、後続の状態変更によって LLWU へのウェイクアップ信号がトリガーされなくなる場合があります。 Re: IRTC Tamper check - LLWU - MKM34/35Z こんにちは@Bhagavan タンパー割り込みステータスビットが設定されているかどうかを確認してください。 また、他の iRTC 割り込みによってシステムを起動できるかどうかもテストします。   BR アリス Re: IRTC Tamper check - LLWU - MKM34/35Z こんにちは@Bhagavan KM34 の公式デモはありません。 ただし、RTC モジュールは Kinetis シリーズと同じです。 詳細は以下を参照してください: https://community.nxp.com/t5/Kinetis-Microcontrollers/LLWU-PORT-interrupt/mp/266526   BR アリス Re: IRTC Tamper check - LLWU - MKM34/35Z こんにちは、 SDK の例では、IRTC 内部 (LLWU) モジュール ウェイクアップに問題があるようです。 MKM3x シリーズのリファレンス マニュアルに記載されているように、iRTC タンパー (LLWU_M3IF) および iRTC アラーム (LLWU_M1IF) ウェイクアップ ソースを使用しようとしましたが、効果はありませんでした。 この問題に直面した方がいらっしゃいましたら、解決策を共有したり、例を挙げていただいたりできますか? ご協力ありがとうございます!

在 S32 Design Studio 中调试 S32K396 上的 3 个去耦内核时出现的问题 大家好， 我正试图在 S32 Design Studio 中调试带有3 个解耦内核的 S32K396 项目。我创建了一个内核完全独立（非同步）的新项目，结果三个内核有三个独立的项目。 当我启动组调试时： 核心 0 和核心 2正常连接和停止 核心 1 无法连接 问题有没有人成功地独立调试过所有三个内核？是否有在启动时选通内核的推荐步骤，以便调试器能够可靠地连接？ 我附上了一个小型测试项目来演示设置。如能就解耦内核的 MC_ME 正确配置或调试工作流程提供指导，将不胜感激。 提前感谢！ Re: Debugging Issue with 3 Decoupled Cores on S32K396 in S32 Design Studio 你好@dvcn9 我建议参考 “基于白板的 S32K324 多核示例项目” 这个话题，其中提供了可下载的软件包 S32K324_ Multi-Core_example_rtm_1.0.0.7z。 在这个软件包中，你会找到一个文档：Multi-core_implementation_in_rtd_of_s32K3。本文档解释了多核架构的工作原理，并包括有关如何构建和调试多核项目的详细说明。 BR、VaneB

Inquiry regarding the customization and source code of the i.MX95 Cortex-M33 (System Manager) binary Hello, I am currently evaluating the i.MX95 for our project and have some questions regarding the Cortex-M33 (System Manager) core. Customization: Is it possible for a developer to modify the source code and build a custom binary for the Cortex-M33 core, or must we use the pre-compiled binary provided by NXP? Example Code: If customization is supported, where can I download the example code or the SDK for the i.MX95 Cortex-M33 (System Manager)? Binary Download: If the Cortex-M33 must run on a pre-compiled binary, where is the official download location for the latest distribution? Thank you for your assistance. Best regards, Re: Inquiry regarding the customization and source code of the i.MX95 Cortex-M33 (System Manager) bi Hello @jsko  I hope you are doing very well. Please take a look to the imx-sm. Also to the AN14478. At moment, this is all the information that can be shared because i.MX95 is in Pre-production yet. Best regards, Salas.

[Filter: smut] dan_ash's post body matched "*shit*", board "60486forum-board". [Filter: smut] dan_ash's post body matched "*shit*", board "60486forum-board". Post Subject: Star analysis/testing of single and dual bit CM4 ECC for TCM Post Body: Sent via email by Sean Buller at Star. I have sent him in return Damon/Jia's code and Jia's app note. Kshitij or I will go through these findings and confirm. Nonetheless it was a nice job by the Star engineer. ........................................................... I'd like to share some of my finding regarding ECC for CM4 TCM/LMEM enabled through MCM peripheral. My hope is that you can validate and sign-off on these findings if they are consistent with the internal design. Algorithm Details - 7-bit Hsiao SECDED (Single Error Correction, Double Error Detection) H-Matrix (Syndrome column for data bits) d[00]=0x43 d[08]=0x54 d[16]=0x75 d[24]=0x5D d[01]=0x45 d[09]=0x58 d[17]=0x76 d[25]=0x5E d[02]=0x46 d[10]=0x61 d[18]=0x79 d[26]=0x67 d[03]=0x49 d[11]=0x62 d[19]=0x7A d[27]=0x6B d[04]=0x4A d[12]=0x64 d[20]=0x7C d[28]=0x6D d[05]=0x4C d[13]=0x68 d[21]=0x4F d[29]=0x6E d[06]=0x51 d[14]=0x70 d[22]=0x57 d[30]=0x7F d[07]=0x52 d[15]=0x73 d[23]=0x5B d[31]=0x07 Please validate and confirm H-matrix is correct. Observation: When write generation is disabled, the hardware writes a fixed ECC value of 0x38 regardless of the data value. NOTE: This is inconsistent with prior understanding that the ECC value gets set to 0 when write generation is disabled. Observation: MCM[LMFATR] bits 23-16 is marked RESERVED, read-only, and always has the value 0. However, I observed that these bits contain the syndrome. Can you confirm? Observation: ITCM and DTCM are both 32-bit and have a 7-bit ECC per 32-bit payload. Can you confirm that neither ITCM or DTCM require 64-bit access to prime ECC? Observation: Injecting a double-bit error with MCM[LMDRn].CF0[3] PFE - Parity Fault Enable set to 1 (enabled) results in a BUS error at the address where the double-bit error was detected? Self-test procedure Important Note: The reason these tests work is because the ECC bits of 0xAAAAAAA1 is exactly 0x38, which is the value the ECC bits are observed to get reset to after write generation is disabled. Any value I write at step 8 that has ECC bits of 0x38 and write a value at step 10 with 1-bit flipped, will properly yield single-bit error and be corrected. Examples of single-bit errors where ECC bits of values in step 8 yield 0x38. Step 8: 0x800005FC Step 10: 0x800005FD Step 8: 0x8585856F Step 10: 0x8585856B Step 8: 0x9B9B9B4D Step 10: 0x9B9B8B4D Can you confirm that the ECC bits get reset to 0x38 when write generation is disabled? The following tests would be executed both on an address in ITCM and an address in DTCM. Single-bit error test 1. Disable non-correctable ECC interrupt MCM[LMPECR].ERNCI 2. Enable non-correctable ECC reporting MCM[LMPECR].ERNCR 3. Disable 1-bit ECC interrupt MCM[LMPECR].ER1BI 4. Enable 1-bit ECC reporting MCM[LMPECR].ER1BR 5. Enable write generation 6. Enable read verification 7. Disable parity fault enable 8. Write 0xAAAAAAA1 o This yields ECC bits of 0x38 -- this is very important, because ECC bits get RESET to 0x38 when write generation is disabled 9. Disable write generation 10. Write 0xAAAAAAA0 o This is a single-bit error 11. Enable write generation 12. Read back address o Observe value at address was CORRECTED to 0xAAAAAAA1 o Observe MCM[LMPEIR].EIB[8] or MCM[LMPEIR].EIB[9] are set (depending on if address was ITCM or DTCM) 13. Clear errors MCM[LMPEIR].E1B and MCM[LMPEIR].ENC Double-bit error test 1. Disable non-correctable ECC interrupt MCM[LMPECR].ERNCI 2. Enable non-correctable ECC reporting MCM[LMPECR].ERNCR 3. Disable 1-bit ECC interrupt MCM[LMPECR].ER1BI 4. Enable 1-bit ECC reporting MCM[LMPECR].ER1BR 5. Enable write generation 6. Enable read verification 7. Disable parity fault enable 8. Write 0xAAAAAAA1 o This yields ECC bits of 0x38 -- this is very important, because ECC bits get RESET to 0x38 when write generation is disabled 9. Disable write generation 10. Write 0xAAAAAAA2 o This is a double-bit error 11. Enable write generation 12. Read back address o Observe MCM[LMPEIR].ENC[0] or MCM[LMPEIR].ENC[1] are set (depending on if address was ITCM or DTCM) 13. Clear errors MCM[LMPEIR].E1B and MCM[LMPEIR].ENC Please confirm that running this test procedure: 1. Correctly tests single-bit error 2. Correctly tests double-bit error 3. Is recoverable and does not have any unintended side-effects o I have validated that after re-enabling interrupts after the test, I can get the appropriate interrupts on subsequent errors. Body text "shit" matched filter pattern "*shit*". Post by User[id=204615,login=dan_ash] has message uid 2315756. Link to post: Star analysis/testing of single and dual bit CM4 ECC for TCM

8897スキャン結果のMAX_SCAN_BEACON_BUFFER制限に関するお問い合わせ NXPサポートチーム様 特定の環境に約 200 個の SSID が存在するテスト シナリオを実施しています。ただし、8897 チップセットでスキャンすると、結果には 120 未満の SSID が表示されます。 パラメータ MAX_SCAN_BEACON_BUFFER (デフォルト値: 49152) を増やすと、スキャン結果に表示される SSID が増えることがわかりました。 NXP がこのパラメータに対して推奨する最大制限があるかどうかをお尋ねしたいと思います。 参考までに、MAX_SCAN_BEACON_BUFFER は次のファイルで定義されています。 ../wlan_sd8897/mlan/mlan_main.h デフォルト値は現在 49152 に設定されています。 このパラメータに推奨される上限があるか、または安全な構成値に関するガイダンスがあるか教えていただけますか? サポートありがとうございます。 Re: Inquiry on MAX_SCAN_BEACON_BUFFER Limit for 8897 Scan Results 親愛なる@PeterYang_TW様、 はい、どういたしまして！ よろしくお願いいたします。 魏東 Re: Inquiry on MAX_SCAN_BEACON_BUFFER Limit for 8897 Scan Results こんにちは@weidong_sun 推薦ありがとうございます。 お客様にご提案いただいた値 (64 KB と 96 KB) を評価していただきます。 ありがとう、 ピーター Re: Inquiry on MAX_SCAN_BEACON_BUFFER Limit for 8897 Scan Results 親愛なる@PeterYang_TW様、 MAX_SCAN_BEACON_BUFFER の構成では、次の 3 つの側面を考慮する必要があります。 メモリ使用量– バッファが大きいほど、システム RAM の消費量も多くなります。 ホストと Wi-Fi チップセット間のデータ転送効率 (HIF 帯域幅) – バッファ サイズを大きくすると、スキャン結果ごとに転送されるデータ量が増加し、スループット効率に影響する可能性があります。 スキャン時間– バッファが大きくなるにつれて、スキャン結果の処理と転送に必要な時間も長くなる可能性があります。 最も一般的な環境では、デフォルト値 (約 48 KB) で十分です。 ただし、お客様のような高密度環境では、次のテストをお勧めします。 64 KB 、および 96 KB 特定の条件下でのスキャン パフォーマンスを評価します。 非常に大きな値を設定すると、不要なメモリ消費とパフォーマンスのオーバーヘッドが発生する可能性があるため、このバッファを過度に増やさないことを強くお勧めします。 注: NXP は MAX_SCAN_BEACON_BUFFER 公式の上限値または推奨最大値を提供していないため、上記のテスト済みの安全範囲内で構成を維持することをお勧めします。 よろしくお願いします！ よろしくお願いいたします。 魏東

アプリケーションはデバッグモードでは実行されますが、実行モードでは実行されません / 電源を入れ直すと保持されません こんにちは、 私はアプリケーション開発のために ARM 用の S32 Design Studio と S32K144 EVB を使用しています。 S32 Design Studio のデバッガーを使用して、問題なくプロジェクトをデバッグできます。しかし、アプリケーションを通常通り実行しようとすると、エラーポップアップが表示され、プログラムが期待どおりに実行されません。 また、ボードの電源を入れ直した後、プログラムは自動的に起動しません。コードはデバッグ セッション中にのみ実行され、内部フラッシュ メモリには保存されないようです。 以下の点についてご説明をお願いいたします。 - アプリケーションがデバッグモードでは正常に動作するのにもかかわらず、実行モードでは失敗する理由 - コードを内部フラッシュにプログラムするために追加の設定が必要かどうか - リンカーまたはデバッガーの設定を変更する必要がある場合 - S32 Design Studioをフラッシュ書き込みに単独で使用できるか、または外部フラッシュプログラマが必要かどうか - リセットまたは電源投入後にファームウェアが確実に実行されるようにする正しい方法 正しい構成とプログラミング手順を提案してください。 よろしくお願いします。 Re: Application runs in Debug mode but not in Run mode / Not retained after power cycle こんにちは@padmaja あなたの問題は、次のスレッドで議論されている問題と非常に似ているようです: S32K144 EVB でのコードのフラッシュ - デバッグは機能しますが、実行するとエラーが発生します。そこで共有されている提案も確認すると役立つかもしれません。 BR、ヴェインB

[T1042] 競合状態の軽減のためのPAMUの使用 こんにちは、 現在、マルチプロセッサ アプリケーションの T1042 コア e5500 内の「競合状態」を軽減するために監視する方法に取り組んでいます。 そうすれば、特定のペリフェラルの使用を特定のコアに制限できます。 しかし、PAMU がこのように役立つかどうかは疑問です。 言い換えれば、PCIe や DMA などのペリフェラルが専用の PAMU を介してのみ DDR にアクセスするように制限できるでしょうか? これは DDR リソースへの同時アクセスを削減するのに役立ちますか? Re: [T1042] PAMU use for race condition reduction こんにちは@LFGP 、 早速のご回答ありがとうございます。 しかし、私は単純に、リクエストの「ソース」（数ではない）（たとえば DDR コントローラへの）を制限すると、競合を回避できると考えました。 しかし、それは問題を引き起こすだけだと思います (要求を仲裁するのは DDR コントローラではなく PAMU です)。 Re: [T1042] PAMU use for race condition reduction 親愛なる@QuentinR様、 このメッセージがあなたに届いて、お元気でいらっしゃることを願っております。 ご質問に関して： しかし、PAMU がこのように役立つかどうかは疑問です。答え.いいえ、PAMU はあなたの望みどおりにはお手伝いできません。PAMU は「競合状態」を回避することを目的としたものではありません。 言い換えれば、PCIe や DMA などのペリフェラルが専用の PAMU を介してのみ DDR にアクセスするように制限できるでしょうか?答え.ここにギャップがあると思いますが、PAMU を使用して、特定のメモリ領域へのペリフェラルのアクセスを制限できます。 これは DDR リソースへの同時アクセスを削減するのに役立ちますか?答え.ない よろしくお願いします。 LFGP Re: [T1042] PAMU use for race condition reduction 親愛なる@QuentinR様、 おそらく「CCF Outstanding Registers」の12.2.10章が参考になるだろう。<<未処理操作制限レジスタ（COOLR0、COOLR1、CCLR0、CCLR1、CIOLR）は、特定のデバイスに対する未処理操作の数を制限するために使用できます。 タイプ、デバイス グループ、サービス クラス>> よろしくお願いします LFGP

Sharing data between bootloader and app Is there a way to hold ram data after a function reset? Statement of Need: The MCU model used is the S32K364, which is required to maintain state during the upgrade process between the bootloader and the app. 1. When the app needs to be upgraded, write flags to the flag memory; 2. Executive function reset; 3, MCU reset into the bootloader query this state, if you need to upgrade to perform the upgrade; For now, I'm reserving a slice of RAM space. SHARE_RAM : ORIGIN = 0x2000ee00, LENGTH = 0x200 .share_ram (NOLOAD) . { . = ALIGN (4); /* 4-byte alignment */ KEEP (*(.share_ram)) . = ALIGN (4). } > SHARE_RAM But ram is cleaned up after a functional reset; Is there a way to reset the specified ram without clearing it, or another feasible solution, or is it only possible with dataFlash. Re: bootloader 和app共享数据方案 Hi @caigangwu  SRAM content is lost after Power-On reset or after any type of destructive reset. SRAM content is retained after functional reset. This is mentioned in Table 185 (S32K3 RM rev. 12): https://www.nxp.com/webapp/Download?colCode=S32K3XXRM Then there are two things to consider. First, SRAM memory must be initialized due to ECC after power-on and after destructive resets. In any project with RTD, there’s file startup_cm7.s. Here you can find “RamInit” section. There’s already a code which conditionally initializes standby RAM memory. You can implement something similar for your new RAM segment created in linker file. Your segments should be initialized only after POR or destructive resets. read the DES register in MC_RGM module to see if the last reset was destructive or not. If it was destructive reset, initialize this SRAM segment by 64bit writes. If not, you can skip this initialization – i.e. retain the content during functional reset. This register is read and cleared later by RTD drivers, so do not clear it here. Second, there’s a code in the same file for copying and zeroing of variables. There are tables init_table and zero_table. Your RAM segment should not be included in these tables, so your data are not overwritten. It won’t be a problem if you create new segment for your data. Regards, Lukas

Inquiry: NFC Reader with Apple ECP / Touch Pass Support Hi,  We are developing an access control system and are looking for an NFC reader solution that fully supports or uses Apple ECP (Enhanced Contactless Polling). Our key requirements are: Native Auto-Selection (ECP): The reader must transmit ECP frames so that the iPhone automatically presents the correct Apple Wallet pass (instead of the default payment card). Express Mode Compatibility: Support for Apple Express Mode, including Power Reserve (no Face ID / Touch ID, no screen wake). Our system details: Host platform: Rockchip RK3588 OS: Android 12 (AOSP) Application: Access control / door reader We would like to confirm the following: Recommended Hardware Which of your NFC reader models support Apple ECP (ECP 2.0 or higher)? Are these readers Apple VAS / Apple Access certified? Are the products available as modules or IC-only solutions? Integration & Software Support Do you provide Android (AOSP) HAL / SDK support compatible with Android 12? Is ECP frame transmission configurable via host commands (NCI or proprietary API)? Apple Enablement Requirements What Apple approvals (MFi / Apple Access / VAS) are required to enable ECP? Can you provide documentation or a test unit for ECP and Express Mode validation? Looking forward to any technical recommendations and product suggestions. Thanks! Re: Inquiry: NFC Reader with Apple ECP / Touch Pass Support Hello, I apologize for the delay. Perhaps you could consider PN7160/PN7161. This device is an NFC Controller with Integrated Firmware, supports all NFC Forum modes, includes drivers for Android, Linux and Windows, supports RTOS and no OS applications, and includes an NCI interface. Please notice that PN7161 version adds support for Apple ECP. However, for further support on this, please engage with you NXP Sales representative or your local Distributor from the Distributor Network | NXP Semiconductors. Regards, Eduardo.

Question about LWIP & Freertos based on S32K566 Hello Team May I ask about LWIP with Freertos based on K5? When I use Baremetal with LWIP, it is working well. However, Freertos with LWIP, it is showing like below. I have attached Wireshark log also. The below is my IDE information and it is showing same result both DS and DP cases with freertos. Could you check this case? Thank you.  RTOS Source: Direct Customer Source: NXP Internal TCPIP_STACK Re: Question about LWIP & Freertos based on S32K566 Hi @Luke_Chun , We will raise an internal ticket to investigate this issue and come back with feedback when we have. BR, Liviu Re: Question about LWIP & Freertos based on S32K566 Hi @Luke_Chun , We are starting investigating this today, I will provide an update when available. BR Liviu Re: Question about LWIP & Freertos based on S32K566 Hello @lyxye  May I ask about the progress? Thank you.  Re: Question about LWIP & Freertos based on S32K566 Hello @lyxye  Thanks for your supporting.  When I did the test, I saw some abnormal behavior with PBUF... I'm not sure, but could this be related? Thank you. Re: Question about LWIP & Freertos based on S32K566 hi Luke_Chun, We discovered that TX buffers leaked due to race condition between TX thread and ISR in FreeRTOS Solution: Wrapped EthIf_Transmit() with sys_arch_protect/unprotect to prevent preemption A patch will be provided in an upcoming release. You can use the following workaround in the meantime. Best Regards, HoaTQ

About flashing RCW on T1024 custom board Hi, I am trying to flash a pre-configured RCW file onto the flash memory (starting at 0xE800_0000) of a custom-built T1024 board using a CodeWarrior TAP. Since the flash is currently empty and lacks an RCW, is it possible to write the RCW.bin file data using the CodeWarrior TAP in this state? I would appreciate it if you could provide any relevant reference documentation or examples regarding this process. Thansk in adnvace. BR. Jinwon Re: About flashing RCW on T1024 custom board Thanks for your answer and I have one more question. Is it possible to set RCW using Codewarrior tool except hard-coded mode? I found '8.2 Using a JTAG configuration file to override RCW' in Targeting_PA_Porcessors.pdf, one of Codewarrior documents but I have no idea how to adjust this in my custom board with blank flash(no rcw). Thanks in advance. Re: About flashing RCW on T1024 custom board Yes, that is possible. Set the RCW into hard-coded mode, and then please kindly follow the AN4948. Flash Programmer for CodeWarrior Power Architecture Thanks Re: About flashing RCW on T1024 custom board JTAG configuration files available with CodeWarrior Installation (CWInstallDir\PA\PA_Support\Initialization_Files\jtag_chains) can be used to override Reset Configuration Word (RCW) for the T1024. You could adjust one T1024rdb file per your customer board. But the the RCW1 and RCW 2 could not be adjusted.

Copy: SCST AUTOSAR implementation This post is a copy from here Customer Company: AVNET Project Name: Clarios DFAE Avnet Customer Contact Point (Name & Email): Norm Siegel [email protected] SW Package Info: SCST HW (Board/Chipset/Platform): S32K31x Hi team, Customer has the following question: Does SCST core library comply to SWS requirements of Autosar CorTst specification? If yes, can you clarify the Autosar version? I am aware SCST is a non-AUTOSAR implementation because of innate weakness of CorTst driver implementation, and that there are no plans to develop ASR compliant SCST library, however, (1) do we have any documents regarding AUTOSAR implementation with SCST? Lastly, I have also encountered the attached document (CST_vs_Autosar_CorTst.pdf), which notes the differences between SWS_CorTst & NXP's SCST, it is quite outdated. (2) do we have any updated documents for CorTst and SCST comparison? (3) can the document/information be shared with the customer? Best regards, Julián Priority: MEDIUM RTD Source: Distributor Re: Copy: SCST AUTOSAR implementation Hi Luis, SCST is not apart of RTD product, I removed this label "RTD" in your original post to have a correct filter. Re: Copy: SCST AUTOSAR implementation Hello, we are not aware of any documents regarding to the AUTOSAR implementation with SCST.  NXP provides its own CST solution as it is described in the  CST_vs_Autosar_CorTst.pdf presentation.  Not sure if we can share direct comparison.  I would propose to inform customer that NXP has its own Core Self-Test Solution with all details as it is described on Slide 3 in CST_vs_Autosar_CorTst.pdf. BR, SCST Team.

[Nexteer][S32K3] 有关在 Bist 上注入 eMcem 错误的问题 嗨，团队、 本问题源于Nexteer 社区中的这个帖子。 在使用 SAF eMcem 模块注入故障 73、74、75 和 76 时，Nexteer 发现了不正确/不一致的行为。在使用 eMcem 驱动程序和 API 设置故障后，尝试清除注入的故障时，它们在硬件寄存器中无法清除。您能提供支持吗？ 我一直在尝试通过 eMcem 模块注入有关 BIST 的 DCM 级 FCCU 故障。到目前为止，我都没有成功，因为无论我注入什么故障（我正试图分别注入 73、74、75 和 76），我都会得到 73 号故障。 在阅读了您的 eMcem 文件后，文件指出 我从 emcem NMI 调用挂钩中获得 Fault 73 是有道理的，但我预计，如果我在 NMI 中让 emcem 控制权之前用 73 和 75 调用 emceM_ClearFaults，它应该会清除 DCMROD5 为零（或者至少是我想测试的那位）。但事实并非如此。相反，我可以清除第 11 位，但不能清除第 9 位。我似乎做什么都无法清除第 9 位，包括在调试器中写入第 9 位。 这是我第一次输入 NMI 时的截图 但在拨打 eMcem_ClearFaults(emcem_dcm_ncf_5_sys_xfr_err); eMcem_ClearFaults(emcem_dcm_ncf_5_mbist_backdoor); eMcem_ClearFaults(emcem_dcm_ncf_5_lmbist_user_cf); eMcem_ClearFaults(emcem_dcm_ncf_5_stcu_ncf); 我还有 这意味着我的调用中总是出现 FaultId 73。我执行了清除功能，试图向第 9 位写入 1，但寄存器仍未清除。 你知道我错过了什么吗？这是应该发生的，还是另有隐情？如果我有真正的故障，就会出现这种情况，还是这只是假冒注入这些故障的副作用？注入这些故障时，是一次性注入还是永久性注入？ 谢谢， Daniel V. SAFETY_SW Re: [Nexteer][S32K3] Question Regarding eMcem Error Injection on Bist 嗨，团队 - 有更新吗？ Re: [Nexteer][S32K3] Question Regarding eMcem Error Injection on Bist 嗨，丹尼尔， ，我可以确认我观察到了相同的行为，但从 eMcem 的角度来看，这种故障的处理与其他故障相同，因此我看不到 eMcem 代码中有任何错误。 问题是 sCheck 没有覆盖 NCF[5] 组，我们也没有要求对这些机制的潜在故障进行检查，因此我们只能依靠 LBIST 对这些机制进行覆盖。 我认为调试这些故障很棘手，因为我们可以看到，调试器可能会受到干扰，导致不可预测的结果。 RM 中没有关于这些故障的更多信息，因此我认为我们需要与硬件团队讨论或询问功能安全架构师是否需要对 EIM 进行一些潜在故障检查，还是仅仅依靠 LBIST。 亲切的问候， Radoslav Re: [Nexteer][S32K3] Question Regarding eMcem Error Injection on Bist 嗨，@RadoslavB、 感谢您的回复。我已经在 Internal SafeAssure 社区开了一张后续通知单来咨询硬件团队和功能安全架构师：https://community.nxp.com/t5/INTERNAL-SafeAssure/Nexteer-S32K3-Question-Regarding-eMcem-Error-Injection-on-Bist/m-p/2330980#M1741 如果我遗漏了任何从 SW 角度来看所需的信息，请随时补充细节。 谢谢， Daniel V.

i.MX 6ULL LFBGA289 パッケージのボール径 ここにある LFBGA289 パッケージのボール径または推奨パッド径を確認できる方はいらっしゃいますか? SOT1534-2: LFBGA289 | NXP Semiconductors 図面では 0.35mm を超える 0.45mm が示されていますが、これは可能な範囲ですか、それとも 2 つの異なる公称値ですか? NXP からダウンロードした公称フットプリントでは 0.37 mm のパッド径が使用されていますが、リファレンス デザイン MCIMX6ULL-CM では 0.30 mm のパッド径が使用されています。 私は特にMCIMX6Y2DVM09ABを使用して設計しています。 ウェブサイトでチャットを開始し、トランスクリプトを添付しました。実際にボール径は0.38～0.48mmの範囲にあると確認できました。これは正確ですか、それとも図面は最新のものではありませんか?また、共有できる可能性のある推奨ランドパターンが記載された文書についても言及し、パッドの直径を 0.4 mm にすることを推奨しました。リファレンスSODIMMモジュールが約0.3mmを使用していることを考えると、これは高いように思える。 i.MX6 全て Re: Ball Diameter for i.MX 6ULL LFBGA289 Package こんにちは、 図面では 0.35mm を超える 0.45mm が示されていますが、これは可能な範囲ですか、それとも 2 つの異なる公称値ですか? これらの値はボール直径の可能な範囲です。 これは正確ですか、それとも図面は最新のものではありませんか? すべての寸法（ドキュメント、フットプリント、設計ファイル）は、NSMD や SMD などの設計のさまざまなランド パターンに応じて「正しい」ものになる場合がありますが、NXP Web サイトで提供されているフットプリントを使用することをお勧めします。ご指摘のとおり、リファレンス デザインではより小さいパッド径を使用できますが、最終的には特定の製造プロセスに応じて変わる可能性があります。 よろしくお願いいたします。

What is the maximal absolute pressure of the sensor MPX5010? In the datasheet the maximal differential pressure is specified as 40kPa (400mbar). I.e. P1 - P2 < 40kPa But the maximal absolute pressure (when P1 = P2) is not specified. In other words the maximal pressure between the sensor internals (P1=P2) and the environment (atmosphere, the surrounding gas, etc.). So, what is this maximal absolute pressure for this pressure sensor? Pressure Sensors Re: What is the maximal absolute pressure of the sensor MPX5010? Hi, Unfortunately, the MPX5010 on 867C package (or any other package), would be able to handle 1.2MPa in common pressure, not even increasing the environment pressure. Regards, Jose Re: What is the maximal absolute pressure of the sensor MPX5010? Hi. Thanks for your answer. And, what a luck, I will most probably use exactly 867C package. Unfortunately (but I have expected it) I need to measure 10kPa difference pressure with common pressure of about 1.2MPa. So, the next question: Can I increase the environment pressure in order to increase the maximal common mode pressure of the sensor? For example, by mounting the whole sensor into the pressurized vessel. Re: What is the maximal absolute pressure of the sensor MPX5010? Hi, We call this “the common mode pressure”, and it depends on the package. Let’s say that you are using an unibody package like the 867C. The highest common mode pressure in the unibody packages is 690kPa. The reason of why isn’t the Common Mode Pressure Value on the datasheets, is because we have not test the sensors lately, the value that I’m giving to you is the value of the initial tests (when the sensor came on the market), so I really recommend you to make a test with the sensors before you to take out your application. I hope you find this information useful. Re: What is the maximal absolute pressure of the sensor MPX5010? Anybody? Even estimation can help...