Clarification on eMIOS DMA Request Mapping Hello Team, I am currently using eMIOS1_CH13 for the LiPS sensor in DMA mode. The configuration uses DMA Channel 0 and DMAMUX0. While reviewing the S32K3xx DMAMUX mapping Excel, I observed that for eMIOS1, only DMA requests 0, 1, 9, and 10 are listed under DMAMUX0. However, my application is configured to use eMIOS1_CH13. Could you please clarify the following: Which DMA request source should be used for eMIOS1_CH13? Does eMIOS1_CH13 support DMA triggering, or is DMA support limited to the eMIOS channels corresponding to DMA requests 0, 1, 9, and 10? Thank you for your support. Best regards, Jyothsna Sagili Re: Clarification on eMIOS DMA Request Mapping Hi, according to the S32K3 DMAMUX mapping, eMIOS provides DMA request sources only for channels 0, 1, 9, 10, 16, 17, 18, and 19. These are the only eMIOS channels that can generate DMA requests. Since eMIOS1_CH13 is not one of these channels, it does not have a dedicated DMA request source in DMAMUX and cannot directly trigger eDMA transfers. If DMA triggering is required, please use one of the eMIOS channels associated with the available DMA request sources (0, 1, 9, 10, 16, 17, 18, or 19). BR, Petr

S32K388 HSE_SWT 新規チップ書き込みのための再起動 新しいS32K388を持っていて、最初から作ったファームウェアでフラッシュしようとしています(これはAUTOSARでもRTDでもありません)。IVTの設定ではcore0のみを起動するようにしており、hse_fw_header_start_addressはゼロに設定しています。 しかし、この構成ではリセットが発生し、MC_RGM DES が以下のように報告しているようです。 0x00000041 と MC_RGM FES が報告する 0x00010000 は、S32K3XXRM に関する私の読み方に基づくと、HSE ウォッチドッグのタイムアウトがエスカレーションに基づく破壊的なリセットにつながっていることを示唆しています。 興味深いのは、この挙動はj-linkに接続すると消えるように見えることですが、ファームウェアからSWTを無効化したりメンテナンスしたりする方法が見つかりません。S32K388用の標準HSEファームウェアをダウンロード/インストールする必要がありますか？ S32K388ではこれが必須なのに、S32K344では必須ではない理由は何ですか？ Re: S32K388 HSE_SWT Reboot for Fresh Chip flashing さらにテストを進めてみると、FES/DES MC_RGMのフラグをすべて読み終えて(ブート間で固定されないように)すると、ブートループが戻り始めます:FES: 0x00010000、時々DES: 0x00000040(ただしほとんどの場合はDES: 0x00000000) 元の投稿を明確にするために、IVTのブート構成ワードを0x00000001に設定しています。私の解釈では、これはCM7_0_ENABLEのみが設定されており、HSE/SWT_0の設定は一切必要ないことを意味するように思えます。

关于 eMIOS DMA 请求映射的说明 各位同事好， 我目前在 DMA 模式下使用 eMIOS1_CH13 连接 LiPS 传感器。该配置使用 DMA 通道 0 和 DMAMUX0。 在查看 S32K3xx DMAMUX 映射 Excel 时，我发现对于 eMIOS1，DMAMUX0 下只列出了 DMA 请求 0、1、9 和 10。但是，我的应用程序配置为使用 eMIOS1_CH13。 请您澄清以下问题： eMIOS1_CH13 应该使用哪个 DMA 请求源？ eMIOS1_CH13 是否支持 DMA 触发，还是 DMA 支持仅限于与 DMA 请求 0、1、9 和 10 对应的 eMIOS 通道？ 感谢您的支持。 顺祝商祺！ 乔斯纳·萨吉利 Re: Clarification on eMIOS DMA Request Mapping 您好， 根据 S32K3 DMAMUX 映射，eMIOS 仅为通道 0、1、9、10、16、17、18 和 19 提供 DMA 请求源。只有这些 eMIOS 通道才能生成 DMA 请求。 由于 eMIOS1_CH13 不是这些通道之一，因此它在 DMAMUX 中没有专用的 DMA 请求源，不能直接触发 eDMA 传输。如果需要 DMA 触发，请使用与可用 DMA 请求源（0、1、9、10、16、17、18 或 19）关联的 eMIOS 通道之一。 BR，彼得

eMIOS DMA要求マッピングに関する説明 こんにちは、チームの皆さん、 現在、LiPSセンサのDMAモードではeMIOS1_CH13を使っています。この構成はDMAチャネル0とDMAMUX0を使用します。 S32K3xx DMAMUXマッピングExcelをレビューしていると、eMIOS1ではDMA要求0、1、9、10のみが記載されていることに気づきましたDMAMUX0。しかし、私のアプリケーションはeMIOS1_CH13を使うように設定されています。 以下の点を明確にしていただけますか? どのDMA要求ソースを使うべきかeMIOS1_CH13? eMIOS1_CH13 DMAトリガーをサポートしていますか?それともDMAはDMAリクエスト0、1、9、10に対応するeMIOSチャネルに限定されているのでしょうか? ご支援ありがとうございます。 よろしくお願いいたします。 ジョツナ・サギリ Re: Clarification on eMIOS DMA Request Mapping こんにちは、 S32K3 DMAMUXマッピングによると、eMIOSはチャネル0、1、9、10、16、17、18、19に対してのみDMAリクエストソースを提供します。これらはDMA要求を生成できる唯一のeMIOSチャネルです。 eMIOS1_CH13はこれらのチャネルの一つではないため、DMAMUX内に専用のDMA要求ソースがなく、eDMA転送を直接トリガーすることはできません。DMAトリガーが必要な場合は、利用可能なDMAリクエストソースに関連するeMIOSチャネルのいずれか(0、1、9、10、16、17、18、または19)を使用してください。 BR、ペトル

LPC54113 Power API I would like to know how to use the API of the "power" function. Through the SDK, I found that this function can be directly use on certain functions. However, unlike the iap API, there is no provided entry point or instructions on how to use it. LPC541XX  Re: LPC54113 Power API Hi @jcxz  Yes, you are correct. You can refer to other SDKs that contain more detailed description for the POWER APIs. BR Alice Re: LPC54113 Power API By downloading the SDKs of other chips in the 54 series, I was able to find POWER_Type and POWER_BASE.Thank you. Re: LPC54113 Power API For my LPC54S018, I downloaded the SDK from the NXP website. It includes functions of PowerAPI, ClockAPI, and so on. For example: POWER_SetVoltageForFreq(...), etc. It also describes the entry points and prototypes for calling the API functions. I think it's similar for the LPC54113.

RT1010/RT1011 FLEXIO EDMA i work with iMX RT1011 Nano Kit nice board i try to setup edma flexio for 8bit parallel from shifter 0 timer 0 set to 30mhz edma sent 512bytes (one per request ) code: FLEXIO_DEV->SHIFTCTL[TX_SHIFTER] = FLEXIO_SHIFTCTL_TIMSEL(WR_TIMER) | FLEXIO_SHIFTCTL_TIMPOL(0U) | FLEXIO_SHIFTCTL_PINCFG(3U) /* output */ | FLEXIO_SHIFTCTL_PINSEL(DATA_PIN_START) | FLEXIO_SHIFTCTL_PINPOL(0U) | FLEXIO_SHIFTCTL_SMOD(2U); /* transmit */ /* Timer0: WR strobe, one pulse per byte * TIMCMP low byte = (flexio_clk / (2*wr_clk)) - 1 * TIMCMP[15:8] = (beats*2)-1 = 1 for one byte per shifter load */ timDiv = (flexioClk_Hz / (2U * wrClock_Hz)); if (timDiv != 0U) { timDiv -= 1U; } timDiv &= 0xFFU; FLEXIO_DEV->TIMCMP[WR_TIMER] = (1U << 8U) | timDiv; FLEXIO_DEV->TIMCFG[WR_TIMER] = FLEXIO_TIMCFG_TIMOUT(1U) | FLEXIO_TIMCFG_TIMDEC(0U) | FLEXIO_TIMCFG_TIMRST(0U) | FLEXIO_TIMCFG_TIMDIS(2U) /* disable on compare */ | FLEXIO_TIMCFG_TIMENA(2U) /* enable on trigger high */ | FLEXIO_TIMCFG_TSTOP(0U) | FLEXIO_TIMCFG_TSTART(0U); FLEXIO_DEV->TIMCTL[WR_TIMER] = FLEXIO_TIMCTL_TRGSEL((4U * TX_SHIFTER) + 1U) /* Shifter0 flag */ | FLEXIO_TIMCTL_TRGPOL(1U) /* active low */ | FLEXIO_TIMCTL_TRGSRC(1U) /* internal */ | FLEXIO_TIMCTL_PINCFG(3U) /* output */ | FLEXIO_TIMCTL_PINSEL(WR_PIN) | FLEXIO_TIMCTL_PINPOL(1U) /* WR active low */ | FLEXIO_TIMCTL_TIMOD(1U); /* dual 8-bit baud/bit */ /* Enable DMA request from Shifter0 */ FLEXIO_DEV->SHIFTSDEN |= (1U << TX_SHIFTER); /* Enable FlexIO */ FLEXIO_DEV->CTRL |= FLEXIO_CTRL_FLEXEN_MASK; i saw the signal on the logic analyzer look like what i am except  but i get missing data in some 512 pack i mean send for example 200bytes and stop after that send ok all the 512 tzahi Re: RT1010/RT1011 FLEXIO EDMA Hi @TZAHI , Thank you so much for your interest in our products and for using our community. The most likely direction to check is whether the eDMA can continuously refill the FlexIO SHIFTBUF fast enough at the 30 MHz WR clock. With the current one-byte-per-request style configuration, the DMA request rate may be very high. This can be tight for eDMA, bus arbitration, and the FlexIO SHIFTBUF refill timing. A likely symptom is TX shifter underrun. Please first check SHIFTERR immediately after the failed transfer, before reinitializing or clearing FlexIO: Please also try increasing the CPU/bus clock if possible, or reducing the WR clock below 30 MHz, for example to 20 MHz or 10 MHz. If the transfer becomes stable at a lower WR clock, it would strongly indicate that the issue is related to DMA/FlexIO refill timing. Wish it helps you Best Regards May

IW611 RU セットアップ RUの設定方法についてアドバイスをいただきたいです。 RF試験については、技術スタッフがRUセットアップマニュアル「UM11749」の第12章を参照して試験を実施しています。しかし、設定ファイル「TF_Config_20MHz.txt」を編集すると第12.6章の例に基づいてロードしたところ、出力波形は変調されていない信号に似ており、期待される波形を確認することができませんでした。 波形が出力されていることから、ファイルは正しく読み込まれたと考えられます。 設定ファイルの内容は以下のとおりです。 =================================================================== FRAME_CTRL_TYPE=1 \\IEEE_TYPE_CONTROL FRAME_CTRL_SUBTYPE=2 \\TRIGGER 期間フィールドを設定します 最大継続時間 フレーム期間=5484 \\0x156C トリガーフレームのcommoninfoフィールドを設定します \\ HE_trigger_frame.TrigCommonField.TriggerType = BASIC_TRIGGER; \\ HE_trigger_frame.TrigCommonField.UlLen = 1000; \\ 最大 \\ HE_trigger_frame.TrigCommonField.MoreTF = FALSE; \\ HE_trigger_frame.TrigCommonField.CSRequired = FALSE; \\ HE_trigger_frame.TrigCommonField.UlBw = TB_BW_20MHZ; \\ HE_trigger_frame.TrigCommonField.LTFType = LTF_1_GI_1_6uS; \\ HE_trigger_frame.TrigCommonField.LTFMode = MU_MIMO_SINGLE_STREAM; \\ HE_trigger_frame.TrigCommonField.LTFSymbol = 0; \\ HE_trigger_frame.TrigCommonField.UlSTBC = FALSE; \\ HE_trigger_frame.TrigCommonField.LdpcESS = TRUE; HE_trigger_frame.TrigCommonField.ApTxPwr = 0 \\ HE_trigger_frame.TrigCommonField.PreFecPadFct = 1; \\ HE_trigger_frame.TrigCommonField.PeDisambig = 0; \\ HE_trigger_frame.TrigCommonField.SpatialReuse = 65535; \\ HE_trigger_frame.TrigCommonField.Doppler = FALSE; \\ HE_trigger_frame.TrigCommonField.HeSig2 = 0x1FF; \\ 予約済み TrigCommonField=0;1000;0;0;0;1;0;0;0;1;0;1;0;65535;0;511 トリガーフレームのユーザー情報フィールドを設定します \\ HE_trigger_frame.TrigUserInfoField.AID12 = (5 & 0xFFF); \\ HE_trigger_frame.TrigUserInfoField.RUAllocReg = 0; \\ HE_trigger_frame.TrigUserInfoField.RUAlloc = 61; \\ 53 (106トーン) \\ HE_trigger_frame.TrigUserInfoField.UlCodingType = CODING_TYPE_LDPC; \\ HE_trigger_frame.TrigUserInfoField.UlMCS = 0; \\ HE_trigger_frame.TrigUserInfoField.UlDCM = FALSE; \\ HE_trigger_frame.TrigUserInfoField.SSAlloc = 0; \\ HE_trigger_frame.TrigUserInfoField.UlTargetRSSI = 80; TrigUserInfoField=5;0;61;1;0;0;0;80 \\configure trigger dependent ユーザー info field \\ HE_trigger_frame.BasicTrigUserInfo.MPDU_MU_SF = MPDU_SPACING_MULT_1; \\ HE_trigger_frame.BasicTrigUserInfo.TID_AL = 0; \\ HE_trigger_frame.BasicTrigUserInfo.AC_PL = FALSE; \\ HE_trigger_frame.BasicTrigUserInfo.Pref_AC = TB_AC_VO; BasicTrigUserInfo=0;0;0;0 =================================================================== この説明に誤りがあれば、お知らせください。 また、ファイルを使用しない他の方法があれば教えてください。

Crystal oscillator waveform abnormality Hello, @lukaszadrapa Our company is using your FS32K144HFT0MLHT MCU. The waveform is abnormal when using an 8MHz passive crystal oscillator (AV08000009). Is this waveform acceptable for your company's MCU? Will it affect the normal operation of the MCU? Re: 晶振波形异常 Hi @Kyp  The oscilloscope screenshot does not appear to show the actual 8 MHz crystal waveform. The displayed frequency (~256 Hz) is inconsistent with the expected oscillator frequency and is most likely caused by aliasing due to the selected oscilloscope timebase and sampling rate. Therefore, it is not possible to assess the crystal oscillator quality from this measurement alone. A significantly faster timebase should be used to observe the actual oscillator waveform. Regards, Lukas

TJA1120A RGMII Mode- Delay Config This is the Device-Tree for TJA1120A - cpsw_port1, cpsw3g_phy0 &cpsw_port1 { status = "okay"; phy-mode = "rgmii-txid"; phy-handle = <&cpsw3g_phy0>; }; &cpsw_port2 { status = "okay"; phy-mode = "rgmii"; phy-handle = <&cpsw3g_phy1>; }; &cpsw3g_mdio { status = "okay"; pinctrl-names = "default"; pinctrl-0 = <&main_mdio1_pins_default>; cpsw3g_phy0: ethernet-phy@0 { compatible = "ethernet-phy-id001b.b031"; reg = <4>; }; cpsw3g_phy1: ethernet-phy@1 { compatible = "ethernet-phy-id0022.1620"; reg = <0>; txc-skew-ps = <900>; rxc-skew-ps = <900>; rxd0-skew-ps = <420>; rxd1-skew-ps = <420>; rxd2-skew-ps = <420>; rxd3-skew-ps = <420>; txd0-skew-ps = <420>; txd1-skew-ps = <420>; txd2-skew-ps = <420>; txd3-skew-ps = <420>; rxdv-skew-ps = <420>; txen-skew-ps = <420>; }; }; Here we give "rgmii-txid" as phy-mode for TJA1120A. But when I read register RGMII_TXC_DELAY_CONFIG, it reads 0x0014 which means no delay(15th bit), and RGMII_RXC_DELAY_CONFIG reads 0x8014 with means delay is set(15th bit).  Also if i change phy-mode to "rgmii-rxid" in DT, RGMII_RXC_DELAY_CONFIG reads 0x0014, and RGMII_TXC_DELAY_CONFIG reads 0x8014. I just tried setting "rgmii" in DT and then setting these registers using phytool, it had reflected perfectly and started pinging then RGMII_RXC_DELAY_CONFIG 15th bit set to HIGH and RGMII_TXC_DELAY_CONFIG 15th bit set to LOW. I wish to understand why this reversal happen at DT configuration of phy-mode. For our AM62A7 based ECU, internal delay on RX_Clock is needed by PCB, so it set "rgmii-txid". Its working perfectly fine. Also I would like to know the use of Pin Strapping for this PHY-Mode, if DTS takes care of it. Re: TJA1120A RGMII Mode- Delay Config Hi, Based on the TJA1120A documentation, the RGMII delay configuration can be a bit confusing because the register names and the delay described inside the register do not directly match. Please refer to the RGMII_RXC_DELAY_CONFIG/RGMII_TXC_DELAY_CONFIG registers bit description within device DS: 0xAFCC RGMII_RXC_DELAY_CONFIG: bit 15 = enables internal TXC delay 0xAFCD RGMII_TXC_DELAY_CONFIG: bit 15 = enables internal RXC delay   So, when checking the configuration, the important point is the actual register bit description and the final register read-back value after initialization. Also note that pin strapping only defines the default configuration after reset. The software driver can overwrite this later via MDIO, so the effective configuration should be verified by reading back the registers after the system has booted. Please also make sure that the same RGMII clock delay is not enabled on both MAC and PHY side unless this is intended by the board timing design. BR, Petr

从 SPI-MRAM (MR25H40) 启动 LPC54S018。 我购买了 EVB LPC54S018M-EVK，其中包含 LPC54S018，并将其连接到 SPI-MRAM 芯片 = MR25H40。 我需要将固件从 SPI-MRAM (MR25H40) 加载到 LPC54S018 中。我将 MRAM 连接到了 FLEXCOMM9。我的固件可以正常地对这个 MRAM 进行数据读写操作——没问题。但我无法从中启动MCU。 从示波器上，我看到（RESET后）微控制器的启动 ROM 代码开始以默认速度 = 12 MHz 与 MRAM 通信（启动 ROM 向其发送唤醒命令（操作码 = 0xAB），然后三次发送“读取 JEDEC-ID”命令（操作码 = 0x9F））。此后，SPI 上不再发生任何活动。唤醒命令由 MRAM 正常处理，但存储器不支持“读取 JEDEC-ID”命令（根据 MRAM 的数据手册）。我原以为，由于没有收到“读取 JEDEC-ID”命令的响应，启动 ROM 代码会继续以默认速度启动。但不知何故，在三次尝试“读取 JEDEC-ID”后，启动过程被取消。 我尝试将 LPC54S018 的 ISP 引脚设置为以下状态： 1) 或 ISP0 = 高，ISP1 = 高，ISP2 = 高； 2) 或 ISP0 = 高，ISP1 = 低，ISP2 = 高。 情况依旧没有改变——微控制器无法启动。 是否有办法在不等待“读取 JEDEC-ID”命令的响应的情况下，继续从 SPI 存储器启动 LPC54S018？ PS：我附上了加载过程的示波图。 Re: Boot LPC54S018 from SPI-MRAM (MR25H40). 看来无法从 SPI-MRAM (MR20H40/MR25H40) 启动 LPC540xx。因为 SPI-MRAM 不支持“读取 JEDEC-ID”命令。 😞😞 但 SPI-FRAM（与 SPI-MRAM 不同）支持“读取 JEDEC-ID”命令。我已将 SPI-MRAM 更换为 SPI-FRAM (FM25V05)，并成功启动了我的 LPC54S018！但是，在 FM25V05 中，固件应该从地址 0x0001 开始，而不是从 0x0000 开始。在执行“读取 JEDEC-ID”命令后，LPC540xx 启动 ROM 首先向 SPI 存储器发送 READ命令 0x03，地址为 24 位。如果读取失败，则发送带有 32 位地址的 READ命令 0x03。FM25V05 具有 16 位地址。但是，如果将启动映像移至地址 0x0001，即使从 FM25V05 启动，LPC540xx 也能成功启动。启动 ROM 使用 24 位读取命令进行启动，因此会跳过读取的第一个字节。 请参见附图示波图。 稍后我会尝试从 CY15B104QN（SPI-FRAM）启动，它具有 24 位寻址。

MCUXpresso Secure Provisioning Tool バージョン 26.06 での IMX95 の使用 私はgithubからimx-oei-masterをダウンロードし、makeコマンドを使ってoei-m33-ddr.binとoei-m33-tcm.binを生成しました。そして、添付画像のようなイメージを構築しようと試みました。 いくつか質問があります。 1. 私の設定は正しいですか？ 2. 「タイプ」では、多くの項目を見ました。どれを選べばいいのか分かりません。 3. 「ロードアドレス」と「エントリポイント」の設定は正しいでしょうか？oei-m33-ddr.map には CM33_TCMU_OFFSET = 0x1ffc0000 しか見当たりませんでした。lpddr5についても見ていなかった 4. 「画像タイプ」でも多くのアイテムを見ました。どれを選べばいいのか分かりません。ところで、「タイプ」と「画像タイプ」の違いは何ですか？ 5. 「コンテナセット」では、「プライマリ画像」と「セカンダリ画像」のどちらを選択すればよいですか？

S32K388 HSE_SWT 重启以进行新芯片刷写。 我有一块全新的 S32K388，我正在尝试用一些全新的固件（不是 AUTOSAR 也不是 RTD）刷入它。我已将 IVT 设置为仅启动 core0，并且已将 hse_fw_header_start_address 设置为零。 但这种配置似乎会导致 MC_RGM DES 报告 RESET： 0x00000041 和 MC_RGM FES 报告 0x00010000，根据我对 S32K3XXRM 的了解，这意味着 HSE 看门狗超时导致基于升级的破坏性 RESET。 有趣的是，当我连接 J-Link 时，这种现象似乎就消失了，但我似乎找不到从我的固件中禁用或维护 SWT 的方法。我需要为 S32K388 下载/安装标准 HSE 固件吗？ 为什么S32K388需要这个功能，而S32K344不需要？ Re: S32K388 HSE_SWT Reboot for Fresh Chip flashing 经过进一步测试——如果我在读取 MC_RGM FES/DES 标志后将其全部清除（这样它们就不会在启动后保持不变），启动循环开始返回：FES: 0x00010000，偶尔返回 DES: 0x00000040（但大多数情况下返回 DES: 0x00000000）。 为了更清楚地说明原帖内容，我已将 IVT 中的启动配置字设置为 0x00000001 - 根据我的理解，这似乎意味着只设置了 CM7_0_ENABLE，而根本不应该有任何 HSE/SWT_0 设置？

TJA1120A RGMII 模式 - 延迟配置 这是 TJA1120A 的设备树 - cpsw_port1，cpsw3g_phy0 &cpsw_port1 { status = "okay"; phy-mode = "rgmii-txid"; phy-handle = <&cpsw3g_phy0>; }; &cpsw_port2 { status = "okay"; phy-mode = "rgmii"; phy-handle = <&cpsw3g_phy1>; }; &cpsw3g_mdio { status = "okay"; pinctrl-names = "default"; pinctrl-0 = <&main_mdio1_pins_default>; cpsw3g_phy0: ethernet-phy@0 { compatible = "ethernet-phy-id001b.b031"; reg = <4>; }; cpsw3g_phy1: ethernet-phy@1 { compatible = "ethernet-phy-id0022.1620"; reg = <0>; txc-skew-ps = <900>; rxc-skew-ps = <900>; rxd0-skew-ps = <420>; rxd1-skew-ps = <420>; rxd2-skew-ps = <420>; rxd3-skew-ps = <420>; txd0-skew-ps = <420>; txd1-skew-ps = <420>; txd2-skew-ps = <420>; txd3-skew-ps = <420>; rxdv-skew-ps = <420>; txen-skew-ps = <420>; }; }; 这里我们将“rgmii-txid”指定为 TJA1120A 的 phy-mode。 但是当我读取寄存器RGMII_TXC_DELAY_CONFIG 时，读取到的是 0x0014，这意味着没有延迟（第 15 位），而RGMII_RXC_DELAY_CONFIG读取到的是 0x8014，这意味着延迟已设置（第 15 位）。 另外，如果我在 DT 中将 phy-mode 更改为“rgmii-rxid”，则RGMII_RXC_DELAY_CONFIG读取 0x0014， RGMII_TXC_DELAY_CONFIG读取 0x8014。 我刚刚尝试在 DT 中设置“rgmii”，然后使用 phytool 设置这些寄存器，它完美地反映了并开始 ping，然后将RGMII_RXC_DELAY_CONFIG第 15 位设置为高电平，将RGMII_TXC_DELAY_CONFIG第 15 位设置为低电平。 我想了解为什么在 phy-mode 的 DT 配置下会发生这种反转。 对于我们基于 AM62A7 的 ECU，PCB 需要对 RX_Clock 进行内部延迟，因此设置了“rgmii-txid”。目前运行正常。 另外，我还想知道这种 PHY 模式下引脚连接是否可用，以及 DTS 是否负责处理。 Re: TJA1120A RGMII Mode- Delay Config 您好， 根据 TJA1120A 文档，RGMII 延迟配置可能会让人有些困惑，因为寄存器名称和寄存器内部描述的延迟并不直接匹配。 请参阅设备 DS 中的 RGMII_RXC_DELAY_CONFIG/RGMII_TXC_DELAY_CONFIG 寄存器位描述： 0xAFCC RGMII_RXC_DELAY_CONFIG：位 15 = 启用内部 TXC 延迟 0xAFCD RGMII_TXC_DELAY_CONFIG：位 15 = 启用内部 RXC 延迟   因此，在检查配置时，重点是实际的寄存器位描述和初始化后最终的寄存器读取值。 另请注意，引脚绑定仅定义 RESET 后的默认配置。软件驱动程序稍后可以通过 MDIO 覆盖此设置，因此应在系统启动后通过读取寄存器来验证有效配置。 另外，请确保 MAC 端和 PHY 端没有同时启用相同的 RGMII 时钟延迟，除非这是电路板时序设计所要求的。 BR，彼得

RT1010/RT1011 フレキシオEDMA 私はiMX RT1011 Nano Kitを使用しています 素敵なボード シフター0から8ビット並列処理用にEDMA Flexioをセットアップしようとしています タイマー0を30MHzに設定。EDMAにより512バイト（リクエストごとに1バイト）を送信。 コード： FLEXIO_DEV->SHIFTCTL[TX_SHIFTER] = FLEXIO_SHIFTCTL_TIMESEL(WR_TIMER) | FLEXIO_SHIFTCTL_TIMPOL(0U) | FLEXIO_SHIFTCTL_PINCFG(3U) /* 出力 */ | FLEXIO_SHIFTCTL_PINSEL(DATA_PIN_START) | FLEXIO_SHIFTCTL_PINPOL(0U) | FLEXIO_SHIFTCTL_SMOD(2U); /* 送信 */ /* タイマー0: WRストローブ、1バイトあたり1パルス * TIMCMP下位バイト = (flexio_clk / (2*wr_clk)) - 1 * TIMCMP[15:8] = (beats*2)-1 = 1 (シフタロードごとに1バイト) */ timDiv = (flexioClk_Hz / (2U * wrClock_Hz)); if (timDiv != 0U) { timDiv -= 1U; } timDiv &= 0xFFU; FLEXIO_DEV->TIMCMP[WR_TIMER] = (1U << 8U) | timDiv; FLEXIO_DEV->TIMCFG[WR_TIMER] = FLEXIO_TIMCFG_TIMOUT(1U) | FLEXIO_TIMCFG_TIMDEC(0U) | FLEXIO_TIMCFG_TIMRST(0U) | FLEXIO_TIMCFG_TIMDIS(2U) /* 比較時に無効化 */ | FLEXIO_TIMCFG_TIMENA(2U) /* トリガーがハイのときに有効化 */ | FLEXIO_TIMCFG_TSTOP(0U) | FLEXIO_TIMCFG_TSTART(0U); FLEXIO_DEV->TIMCTL[WR_TIMER] = FLEXIO_TIMCTL_TRGSEL((4U * TX_SHIFTER) + 1U) /* シフター0フラグ */ | FLEXIO_TIMCTL_TRGPOL(1U) /* アクティブロー */ | FLEXIO_TIMCTL_TRGSRC(1U) /* 内部 */ | FLEXIO_TIMCTL_PINCFG(3U) /* 出力 */ | FLEXIO_TIMCTL_PINSEL(WR_PIN) | FLEXIO_TIMCTL_PINPOL(1U) /* WR アクティブロー */ | FLEXIO_TIMCTL_TIMOD(1U); /* デュアル 8 ビット ボー/ビット */ /* Shifter0からのDMAリクエストを有効にする */ FLEXIO_DEV->SHIFTSDEN |= (1U << TX_SHIFTER); /* FlexIOを有効にする */ FLEXIO_DEV->CTRL |= FLEXIO_CTRL_FLEXEN_MASK; ロジックアナライザで信号を確認しました 見た目は私と似ているが、512パックの一部でデータが欠落している。 つまり、例えば200バイト送信して、その後送信を停止し、512バイトすべて送信するということです。 ツァヒ Re: RT1010/RT1011 FLEXIO EDMA こんにちは、 @TZAHI さん。 私たちの製品にご関心を寄せ、コミュニティをご利用いただき、本当にありがとうございます。 最も可能性の高い確認方向は、eDMAが30 MHz WRクロックでFlexIO SHIFTBUFを十分に速く連続的に補充できるかどうかです。 現在のリクエストあたり1バイトの構成では、DMA要求レートは非常に高くなる可能性があります。これはeDMA、バス仲裁、FlexIOのSHIFTBUFリフィルタイミングには厳しい場合があります。 考えられる症状としては、TXシフトレバーのアンダーランが挙げられます。転送が失敗した場合は、FlexIOを再初期化またはクリアする前に、まずSHIFTERRをすぐに確認してください。 可能であれば、CPU/バスクロックを上げるか、WRクロックを30MHz未満（例えば20MHzまたは10MHz）に下げてみてください。より低いWRクロックで転送が安定する場合、問題はDMA/FlexIOのリフィルタイミングに関連している可能性が高い。 お役に立てれば幸いです。 よろしくお願いいたします。 5月

S32DS.3.x IDE virus checked and deleted While installing and updating the S32DS.3.5 IDE, I get Alyac virus check and delete it. Have these symptoms been known? Is there a solution to what caused it? Re: S32DS.3.x IDE virus checked and deleted Hi,  to be honest, for me it is very first time when I see such message. It is possible that the installer has been corrupted on your side or there is an issue with the antivirus software.  Re: S32DS.3.x IDE virus checked and deleted Ransomware detected and deleted messege

KE1 ECC RAM シングルビット訂正 ECCに関していくつか質問があります。 現在、MCM_LMFARを使用してECCが障害を引き起こした場所を特定し、そのアドレスを使用して読み取りと書き込みを行い、障害を修正しています。 質問: 1. ECCにはビットを自動修正する機能がありますか？それとも、修正するためには本当にこのアドレスへの読み書きを実行する必要があるのでしょうか？ 2. 自動修正機能がない場合、読み書き修正メカニズムを実行する際にバイトアライメントを補正する必要がありますか？現在、MCM_LMFARで示されるアドレスに対して4バイトの読み書き処理を実行しています。MCM_LMFARが常に4バイト境界に揃ったアドレスを表示するとは限らないため、これは危険だと感じています。 Re: KE1 ECC RAM Single Bit Corrrection こんにちは、 @sean_dvorscak さん、 投稿ありがとうございます。 KE1ファミリの中でどのデバイスを使っているのか教えていただけますか? これにより、関連するドキュメントをより正確に見つけたり、同じデバイスで検証を行うのに役立ちます。 BR セレステ Re: KE1 ECC RAM Single Bit Corrrection 型番はKE18F512VLH16です。 ご助言ありがとうございます。

S32 Design StudioでSDKをインストールするS32K144EVB こんにちは、 今日はS32 Design Studioをインストールして、S32K144EVB基板を評価しました。小さなテストをしたいのですが、マニュアルを読んでみると、新しいアプリケーションプロジェクトを作成する際に「SDK」ボタンをクリックすると、S32 SDKは表示されません。 ボード用のSDKをインストールする方法 ありがとうございます。 Re: How install S32K144EVB SDK in S32 Design Studio こんにちは、 @ptcaosさん まず、S32DS IDEsに対応したソフトウェアをダウンロードする必要があります。サポートされているIDEバージョンは、ソフトウェアのリリースノート文書に記載されています。 この例では、S32K1デバイス向けに提供されている最新のRTDリリースを使用します。 S32K1_S32M24x_RTD_R21-11_3.0.0_D2503_DesignStudio_updatesite.zip をダウンロードしてください。このパッケージは、 S32K1のリアルタイム・ドライバ →オートモーティブSW - S32K1_S32M24x - Cortex-Mのリアルタイム・ドライバ→ S32K1_S32M24x AUTOSAR R21-11バージョン3.0.0の項目で見つけることができます。 S32 Design Studio 3.6.xでは、ヘルプ → S32DS 拡張機能とアップデートに移動します。 S32DS拡張機能とアップデートウィンドウで、右下隅にある「アップデートサイトの追加」をクリックします。 .zipファイルを選択してください以前にダウンロードしたファイル。追加されると、そのパッケージは利用可能な拡張機能やアップデートのリストに表示されます。 インストールしたいパッケージを選択して「 インストール/更新」をクリックします。 使用許諾契約に同意して、「完了」をクリックしてください。 インストールが成功すると、S32DSは変更を有効にするためにIDEの再起動を促します。 重要: 新しいプロジェクトを作成する際は、インストール済みのRTDパッケージと互換性のあるツールチェーンバージョンを選択してください。例えば、RTD 3.0.0NXP GCC 10.2.0を使用して開発およびテストされました。この情報は、該当するリリースノートに記載されています。 BR、VaneB

S32 Design Studio S32 Design Studio v2.0をインストールしようとしています。S32 design studio v2.0をインストールすると、このファイルをライセンス申請に持って行request.xml、パソコンに保存Activation.xml送信されます。インストール画面に戻るとタイムアウトが発生し、Activation.xml ファイルを追加できません。彼らが許可した時間内にこれをどうすればいいですか？

i.MX95 EVKベースボード設計に関する疑問 これはIMX95ボードに12Vの電源入力がどのように取り込まれるかの回路図です。この設計には少し疑問があります... 1. なぜ20Aのヒューズが2本並列に接続されているのか、40Aの定格電流で行われているのか、それは良い方法なのか? 2. Q2が「オン」のとき、Q2のゲートはGNDに接続されますが、Q2を「オフ」にする際はゲートは浮遊状態のままになります。これは信頼できるのでしょうか?ゲートピンはソース電圧までプルアップすべきでしょうか？ Re: Doubt regarding i.MX95 EVK base board design 40Aのヒューズを使わないのはなぜですか？サイズ制限のためですか？ Re: Doubt regarding i.MX95 EVK base board design Q1。突入電流が20Aを超えるため、20A定格のヒューズを2枚(小型サイズ1206)で使用し、コスト効率の高い電流定格を提供するのが良い方法です。 Q2.Q2がオフのとき、そのゲートピンは浮かんだままではなく、100Khmsの抵抗(R197)でソースピンと同じ電源レールに引き上げられ、完全にオフにできます。

RAppID Init for MPC564xL 的许可证 RAppID 已下载，但信息显示为 E0002，如下所示，这是什么意思？