Comparator pin description Hi, In 172-pin QFP part MCXN247VPBT, pins 135 & 139 only show CMP1_IN1 and do not have any suffix to indicate if these are CMP1_IN1P or CMP1_IN1N. Similarly, pins 156, 157, 162, 163 also have the same issue in datasheet as well as Config tool.   Can someone from NXP update this information in datasheet as well as config tool?  Thanks, Satish Acharya MCXN Re: Comparator pin description Thank you, Celeste. This answers my question. Re: Comparator pin description Hello @acharya_satishb , Thanks for your post.  I think there is no issue with either the datasheet or the Config Tool. The reason is that the pins you mentioned can be configured as either CMPx_INxP or CMPx_INxN. For example, pin 135 (also referred to as P0_3). As shown in “Table 375. CMP input connections” in reference manual, both CMP1_IN1P and CMP1_IN1N are mapped to P0_3. Celeste_Liu_0-1781148101856.png Celeste_Liu_1-1781148118393.png The same applies to other pins such as 139, 156, 157, 162, and 163. According to the table, only the inputs with index 4 and 5 are special cases. Therefore, these are explicitly differentiated in the pinmux. For instance, P4_15 is defined as CMP0_IN4P in the pinmux. About selecting the input used for the positive or negative mux, you can sconfigure the MSEL and PSEL bits in the CCR2 register.  And noted that PSEL should not be same as MSEL. Celeste_Liu_2-1781148389923.png Hope it helps. If you needs further help please do not hesitate to reach out. Any new issues, welcome to create a new post. BR Celeste -------------------------------------------------------------------------------------------------------------------- Note: If this post answers your question, please click the "ACCEPT AS SOLUTION" button. Thank you! --------------------------------------------------------------------------------------------------------------------

Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register Hello everyone, I'm working with the LPI2C module on the S32K146 and have some questions about the PINCFG field in the MCFGR1 (Master Configuration Register 1) register. According to the reference manual, the PINCFG field is used to configure the I2C pin operating mode. However, I need to understand the following specific information: What are the application scenarios for each of the 8 different PINCFG configuration values (000 to 111)? What is the pin output type for each configuration value? Is it Open-Drain or Push-Pull output? Any application notes, reference code, or practical experience you can share would be greatly appreciated. Thank you! Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register Hi @GXY  The PINCFG field defines how the LPI2C pins are electrically driven and used, depending on whether a standard 2‑pin I2C bus or a separated 4‑pin configuration is required. 000 – Standard mode: bidirectional open-drain 001 – Both signals configured as output-only open-drain 010 – Bidirectional push-pull 011 – SCL/SDA used as inputs; SCLS/SDAS used as push-pull outputs 100 – SCL/SDA: bidirectional open-drain for master; SCLS/SDAS: bidirectional open-drain for slave 101 – SCL/SDA: output-only open-drain for master; SCLS/SDAS: output-only open-drain for slave 110 – SCL/SDA: bidirectional push-pull for master; SCLS/SDAS: bidirectional push-pull for slave 111 – SCL/SDA: input-only open-drain; SCLS/SDAS: inverted output-only push-pull For additional information, please refer to the UM10204: I2C-bus Specification and User Manual. Additionally, example codes demonstrating standard I2C pin configurations are available within the S32K1 software packages. BR, VaneB Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register Hi @GXY  As mentioned earlier, the PINCFG field in the LPI2C peripheral defines the number of pins used and their electrical behavior. It does not directly determine the I2C speed mode. Regarding the operating modes, the LPI2C module can logically support different modes. However, the actual baud rate you can achieve also depends on several factors, such as the pad implementation, external loading, and the pull-up used on the bus. For S32K1 devices, the SCL and SDA signals use standard GPIO pads rather than high-drive pads, so the maximum achievable baud rate is somewhat limited. Also, Table 52-9  only provides example register settings. These configurations are intended as references and do not guarantee that the corresponding baud rates can be achieved in a real application. Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register I know the meaning of this field, but my question is about the application scenarios of these fields. For example, 000 is used for standard two-wire I2C transmission; 001 is used for two-wire transmission in ultra mode; 010 is used for communication in HS mode; 011 and 111 are used for four wire communication; I am confused about how to flexibly use the other three configurations. If I am wrong, please correct me. In addition, the manual states that S32K146 does not support HS mode and ULTRA mode, but by changing the PINCFG register, I can achieve mutual communication between HS mode 3.4M (low-speed first, then high-speed) and ULTRA measured 4M (both master and slave are S32K146). I would like to know if there is any errata or if my test is incorrect. Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register I feel increasingly puzzled. My biggest concern now is that by changing the PINCFG, S32K146 can directly communicate with each other at the speed of FASTPLUS, HS, and ULTRAFAST modes. However, in reality, S32K146 cannot communicate with other standard I2C devices in these three modes (as stated in the manual). Let me first explain how I made two 146 (one master and one slave) communicate in these three modes: 1. FASTPLUS (1M) adjusts the PINCFG of the master and slave to 010. 2. HSMODE (equipped with 2M measured 2M) adjusts the PINCFG of the master and slave devices to 010. 3. ULTRAFAST (equipped with 5M and tested 4M) adjusts the master PINCFG001 and slave PINCFG000. I would like to know if the standard equipment for FASTPLUS (1M), HS (3.4M), and ULTRAFAST (5M) modes has push-pull output or open drain output.

在 Zephyr 3.5.0 环境下，i.MX RT1020 的 MCUboot 镜像在重启时会无提示地交换失败(FlexSPI/RAMFUNC 问题) 我正在运行 Zephyr RTOS 版本 3.5.0 的 MIMXRT1020-EVK 主板上使用 mcuBoot 和 mc umGR/SMP UDP 传输堆栈 实现多映像 OTA 固件更新管道来源：Sysbuild。 虽然网络连接、上传和状态写入环节均运行正常，但在重启时，MCUboot 会完全跳过/拒绝执行镜像切换操作，直接回退到旧的插槽 0 镜像，且未显示任何可见的错误日志： 。我正在通过 Intercreate smpmgr 脚本经由 UDP 发送经过签名的应用程序更新。在触发操作系统 RESET 之前对闪存表进行快照查询表明辅助插槽已正确布防并已标记 ImageState( slot=0, version='1.0.0', hash=HashBytes('00ECFDFD...'), bootable=True, pending=False, confirmed=True, active=True, permanent=False ) ImageState( slot=1, version='1.0.0', hash=HashBytes('2FD1F2FC...'), bootable=True, pending=True, confirmed=False, active=False, permanent=True ) 运行远程重置命令后，板成功触发系统重启，但是 MCUboot 没有执行任何扇区洗牌或延迟。它会立即重新启动，并直接回到插槽 0 中的完全相同的 HashBytes 00ECFDFD...。 闪存布局配置 (.overlay) &flexspi { status ="okay"; reg =<0x402a8000 0x4000>,<0x60000000 DT_SIZE_M(8)>; is25wp064：is25wp064 @0 { 兼容 = " nxp，imx-flexspi-nor "； 尺寸<67108864> = ； reg =<0> ；spi-max-frequency =<133000000> ；状态 = " 好吧 "；jedec-id = [9d 70 17]； erase-block-size =;<4096> write-block-size =;<1> 分区 { compatible ="fixed-partitions"; #address-cells =<1>; #size-cells =<1>; /* 第 1 步：从基板 dts 中删除所有冲突的库存分区 */ /删除节点/ 分区 @0; /删除节点/ 分区 @10000; /删除节点/ 分区 @310000; /删除节点/ 分区; /删除节点/ 分区 @610000; /删除节点/ 分区 @630000; boot_partition: partition@0 { label ="mcuboot"; reg =<0x00000000 DT_SIZE_K(64)>; }; /* 将 slot0 缩减为 3.4MB (0x366000) 而不是 3.5MB */ slot0_partition: partition@10000 { label ="image-0"; reg =<0x00010000 0x366000>; /* 3.5MB */ }; slot1_partition: partition@390000 { label ="image-1"; reg =<0x00376000 0x366000>; /* 3.5MB */ }; scratch_partition: partition@710000 { label ="image-scratch"; reg =<0x00710000 DT_SIZE_K(128)>; }; storage_partition: partition@730000 { label ="storage"; reg =<0x00730000 DT_SIZE_K(832)>; }; }; }; }; app/prj.conf CONFIG_BOOTLOADER_MCUBOOT=y CONFIG_XIP=y CONFIG_MCUBOOT_BOOTLOADER_MODE_SWAP_WITHOUT_SCRATCH=y CONFIG_USE_DT_CODE_PARTITION=y app/sysbuild/mcuboot.conf CONFIG_XIP=y CONFIG_BOOT_SWAP_USING_MOVE=y CONFIG_BOOT_SIGNATURE_TYPE_RSA=y CONFIG_BOOT_SIGNATURE_KEY_FILE="bootloader/mcuboot/root-rsa-2048.pem" CONFIG_BOOT_VALIDATE_SLOT0=y # 尝试为 Zephyr 3.5.0 实现 RAM 功能隔离标志 CONFIG_FLEXSPI_CONFIG_IN_RAM=y 怀疑我们遇到了就地执行 (XIP) 限制，即恩智浦FlexSPI驱动程序在执行来自闪存通道的命令时无法安全地写入或擦除闪存块，从而导致McuBoot在启动时安全地删除事务以保护系统。 然而，一些现代的 NXP RAM 功能标志（例如 CONFIG_CODE_FLEXSPI_RAMFUNC 或 CONFIG_MCUX_CODE_QUICK_ACCESS_RAMFUNC）会引发“"”未定义符号的"编译器异常或依赖警告 在 Zephyr 3.5.0 中，在 MCUboot 子映像环境中，要安全地将所有闪存驱动程序操作钩子完全移至内部 SRAM（ITCM/SRAM）中，具体需要哪些 Kconfig 变量？ 是否存在某些仅限于 RT1020 的隐藏硬件对齐限制、FlexSPI 查找表 (LUT) 配置或写入块大小，导致 MCUboot 会无提示地跳过标记为 permanent=True 的辅助映像槽？ Re: i.MX RT1020 MCUboot image swap failing silently on reboot under Zephyr 3.5.0 (FlexSPI/RAMFUNC is 你好@Deepa-khatri2588、 感谢您对 NXP MIMXRT 系列的关注！ 我已经检查了您的 KConfig 和 DTS 文件，似乎存在一些问题。例如，`CONFIG_FLEXSPI_CONFIG_IN_RAM` 和 `CONFIG_CODE_FLEXSPI_RAMFUNC` 在 Zephyr 3.5.0 中并不存在。 请查阅此官方文档中的 KConfig 设置：  https://docs.zephyrproject.org/3.5.0/kconfig.html 建议您注意以下 KConfig 设置： CONFIG_CODE_FLEXSPI=y CONFIG_XIP=y CONFIG_FLASH_MCUX_FLEXSPI_XIP=y CONFIG_FLASH_MCUX_FLEXSPI_XIP_MEM_ITCM=y CONFIG_FLASH_MCUX_FLEXSPI_NOR_WRITE_BUFFER=y CONFIG_FLASH_LOG_LEVEL_OFF=y CONFIG_MEMC_LOG_LEVEL_OFF=y CONFIG_MEMC=y 在 DTS 中，存在节点 ID 与偏移地址不匹配的问题，这一点可能也需要进行验证： slot1_partition:partition@390000{  标签 ="image-1"; reg =<0x003760000x366000>;  }; 致以最诚挚的问候， Gavin Re: i.MX RT1020 MCUboot image swap failing silently on reboot under Zephyr 3.5.0 (FlexSPI/RAMFUNC is 感谢您的回复 。我已修正 mimxrt1020_evk.overlay 文件中节点地址与偏移量标签不匹配的问题，以确保 3.4MB 分区之间的结构完全对齐： boot_partition: partition@0 { label = "mcuboot"; reg = <0x00000000 DT_SIZE_K(64)>; }; /* Reduced slot0 to 3.4MB (0x366000) instead of 3.4MB */ slot0_partition: partition@10000 { label = "image-0"; reg = <0x00010000 0x366000>; /* 3.5MB */ }; slot1_partition: partition@376000 { label = "image-1"; reg = <0x00376000 0x366000>; /* 3.5MB */ }; scratch_partition: partition@6dc000 { label = "image-scratch"; reg = <0x006DC000 DT_SIZE_K(128)>; }; storage_partition: partition@6fc000 { label = "storage"; reg = <0x006FC000 DT_SIZE_K(1040)>; };  我也添加了你推荐的宏 # 为 MCUboot 子镜像启用交换暂存模式 #CONFIG_BOOT_SWAP_USING_SCRATCH=y #CONFIG_BOOT_SWAP_USING_MOVE=y CONFIG_BOOT_SWAP_USING_SCRATCH=y # 保持从 Flash 执行主 mcuBoot 二进制文件 CONFIG_XIP=y # 明确强制 McuBoot 使用项目 RSA 签名密钥进行构建 CONFIG_BOOT_SIGNATURE_TYPE_RSA=y CONFIG_BOOT_SIGNATURE_KEY_FILE="bootloader/mcuboot/root-rsa-2048.pem" # 指示 McuBoot 在启动时实际运行验证检查 CONFIG_BOOT_VALIDATE_SLOT0=y # 启动时启用图像验证检查 CONFIG_IMG_ENABLE_IMAGE_CHECK=y # 防止在调试期间意外功能安全重启 CONFIG_WATCHDOG=n # NXP i.MX RT 的关键组件：强制执行主时钟控制树驱动程序 CONFIG_CLOCK_CONTROL=y CONFIG_CLOCK_CONTROL_MCUX_CCM=y # 强制生成 MCUboot 镜像的 Intel HEX 文件 CONFIG_BUILD_OUTPUT_HEX=y # 核心闪存硬件启用 CONFIG_FLASH=y # 低开销 UART 控制台配置 CONFIG_LOG=y CONFIG_SERIAL=y CONFIG_UART_CONSOLE=y # 禁用标准交互式 shell 以节省空间并防止引导加载程序死锁 CONFIG_SHELL=n # ==================================================================== # NXP NATIVE ZEPHYR 3.5.0内存执行配置 # ==================================================================== CONFIG_MEMC=y CONFIG_CODE_FLEXSPI=y CONFIG_FLASH_MCUX_FLEXSPI_XIP=y CONFIG_FLASH_MCUX_FLEXSPI_XIP_MEM_ITCM=y CONFIG_FLASH_MCUX_FLEXSPI_NOR_WRITE_BUFFER=y # 关闭详细闪存日志，以确保日志引擎不会阻塞 XIP RAM 代码 CONFIG_FLASH_LOG_LEVEL_OFF=y CONFIG_MEMC_LOG_LEVEL_OFF=y CONFIG_MCUBOOT_UTIL_LOG_LEVEL_INF=y 我使用 SMP 管理器工具将签名的二进制文件推送到 UDP 上。上传后，我明确执行图像状态写入命令。我确认插槽 1 中的“待处理”和“永久”标志均已成功设置为 True。在发送重置命令之前立即读取闪存状态的快照证明元数据已准备就绪： ImageState( slot=0, version='1.0.0', hash=HashBytes('6835E08D...'), bootable=True, pending=False, confirmed=True, active=True, permanent=False ) ImageState( slot=1, version='1.0.0', hash=HashBytes('139D3CC6...'), bootable=True, pending=True, confirmed=True, active=False, permanent=True ) 尽管 Slot 1 已经准备好进行永久升级（pending=True，permanent=True），但是当我执行操作系统 RESET 时，主板上仍然装有旧的代码 我尝试为 McuBoot 子映像上下文启用串行日志记录，将其路由到我们的调试接口 UART 频道（lpuart1/UART7）。但是，当硬件重置时，我看到的来自 McuBoot 的控制台文本或错误痕迹绝对为零。终端上最早出现的日志是来自插槽 0 应用程序的初始化字符串。 在将执行控制权移交给应用程序映像之前，在 RT1020 EVK 上从 McuBoot 捕获早期串行控制台日志的推荐方法是什么 如果您能就该交换例程为何会无声无息地失败提供任何建议，我将不胜感激。 Re: i.MX RT1020 MCUboot image swap failing silently on reboot under Zephyr 3.5.0 (FlexSPI/RAMFUNC is 你好@Deepa-khatri2588、 关于日志级别设置，建议您查看此文件：https://github.com/zephyrproject-rtos/zephyr/blob/94f5b2c2e828ed51a8e20c55d3f172dbf4a2dea8/tests/boot/test_mcuboot/sysbuild/mcuboot.conf 另外，我注意到你的槽区可能设置得过大。请检查以下两个 KConfig 设置： CONFIG_BOOT_MAX_IMG_SECTORS_AUTO CONFIG_BOOT_MAX_IMG_SECTORS 致以最诚挚的问候， Gavin

LDREX/STREX/CLREX on S32K3 - seems to work in SRAM? I asked a question a little bit back - https://community.nxp.com/t5/S32K/Understanding-Atomics-i-e-STREX-LDREX-on-S32K3/m-p/2356118 - and the answer seemed to imply that I could not rely on the behavior of LDREX/STREX/CLREX even when I was only using it on a single core to prevent conflicts between things like ISRs/IRQs conflicting with the main thread if the memory being checked was in SRAM. Having done some testing though, it appears to work as I expect - could I get confirmation from the design team that LDREX/STREX/CLREX is not expected to deconflict accesses from a single core? I know that it won't prevent things like exclusive accesses between the DMA and the cortex-m7 core, but what about the core with itself? Re: LDREX/STREX/CLREX on S32K3 - seems to work in SRAM? Hi @kscz, I have tested it as well, and based on the results, I reopened the discussion. I will get back to you as soon as I have an update. Regards, Daniel Re: LDREX/STREX/CLREX on S32K3 - seems to work in SRAM? Hello @kscz, I have received confirmation that the behavior in SRAM is the same as in TCM. I have updated my previous answer accordingly. Thank you for pointing this out. BR, Daniel

How to use the compilation script for S32K? Hi, NXP experts:   Now i use the IDE ("S32 Design Studio for S32 Platform 3.4" ) for project compile by manual. Can I achieve operations such as cleaning, refreshing, building, and switching link files in the project through scripts? This way, I can achieve some automated compilation without having to open the IDE for operation. Re: How to use the compilation script for S32K? Thank you petervlna  !  I will have a try, thank you very much! Re: How to use the compilation script for S32K? Hello, Yes — you can automate S32 Design Studio builds without opening the IDE GUI. S32 Design Studio is Eclipse-based, you can utilize the Eclipse headless build mechanism for command-line compilation. You can find tutorial on this link: https://community.nxp.com/t5/S32-Design-Studio-Knowledge-Base/S32DS-list-of-HOWTOs/ta-p/1113475 For command line interface: https://community.nxp.com/t5/S32-Design-Studio-Knowledge-Base/HOWTO-S32-Design-Studio-Command-Line-Interface/ta-p/1112410 Best regards, Peter

i.MX RT1020 MCUboot image swap failing silently on reboot under Zephyr 3.5.0 (FlexSPI/RAMFUNC issue I am implementing a multi-image OTA firmware update pipeline using MCUboot and the MCUmgr / SMP UDP transport stack on a MIMXRT1020-EVK board, running Zephyr RTOS version 3.5.0 via Sysbuild. While the networking, upload, and state-writing segments are working flawlessly, MCUboot completely skips/refuses the image swap operation upon reboot, dropping right back into the older slot 0 image without throwing visible error traces I am sending signed application updates via an Intercreate smpmgr script over UDP. The snapshot query of the flash tables right before triggering an os reset indicates the secondary slot is properly armed and flagged ImageState( slot=0, version='1.0.0', hash=HashBytes('00ECFDFD...'), bootable=True, pending=False, confirmed=True, active=True, permanent=False ) ImageState( slot=1, version='1.0.0', hash=HashBytes('2FD1F2FC...'), bootable=True, pending=True, confirmed=False, active=False, permanent=True ) Upon running the remote reset command, the board successfully triggers a system reboot, but MCUboot does not execute any sector shuffling or delays. It boots instantly straight back into the exact same HashBytes 00ECFDFD... in Slot 0. Flash Layout Configurations (.overlay) &flexspi { status = "okay"; reg = <0x402a8000 0x4000>, <0x60000000 DT_SIZE_M(8)>; is25wp064: is25wp064@0 { compatible = "nxp,imx-flexspi-nor"; size = <67108864>; reg = <0>; spi-max-frequency = <133000000>; status = "okay"; jedec-id = [9d 70 17]; erase-block-size = <4096>; write-block-size = <1>; partitions { compatible = "fixed-partitions"; #address-cells = <1>; #size-cells = <1>; /* STEP 1: Delete all conflicting stock partitions from the base board dts */ /delete-node/ partition@0; /delete-node/ partition@10000; /delete-node/ partition@310000; /delete-node/ partition@610000; /delete-node/ partition@630000; boot_partition: partition@0 { label = "mcuboot"; reg = <0x00000000 DT_SIZE_K(64)>; }; /* Reduced slot0 to 3.4MB (0x366000) instead of 3.5MB */ slot0_partition: partition@10000 { label = "image-0"; reg = <0x00010000 0x366000>; /* 3.5MB */ }; slot1_partition: partition@390000 { label = "image-1"; reg = <0x00376000 0x366000>; /* 3.5MB */ }; scratch_partition: partition@710000 { label = "image-scratch"; reg = <0x00710000 DT_SIZE_K(128)>; }; storage_partition: partition@730000 { label = "storage"; reg = <0x00730000 DT_SIZE_K(832)>; }; }; }; }; app/prj.conf CONFIG_BOOTLOADER_MCUBOOT=y CONFIG_XIP=y CONFIG_MCUBOOT_BOOTLOADER_MODE_SWAP_WITHOUT_SCRATCH=y CONFIG_USE_DT_CODE_PARTITION=y app/sysbuild/mcuboot.conf CONFIG_XIP=y CONFIG_BOOT_SWAP_USING_MOVE=y CONFIG_BOOT_SIGNATURE_TYPE_RSA=y CONFIG_BOOT_SIGNATURE_KEY_FILE="bootloader/mcuboot/root-rsa-2048.pem" CONFIG_BOOT_VALIDATE_SLOT0=y # Attempted RAM function isolation flags for Zephyr 3.5.0 CONFIG_FLEXSPI_CONFIG_IN_RAM=y suspect we are hitting an execute-in-place (XIP) constraint where the NXP FlexSPI driver cannot write or erase flash blocks safely while executing commands out of the flash channel, causing MCUboot to safely drop the transaction on boot to protect the system. However, several modern NXP RAM function flags (such as CONFIG_CODE_FLEXSPI_RAMFUNC or CONFIG_MCUX_CODE_QUICK_ACCESS_RAMFUNC) throw "undefined symbol" compiler exceptions or dependency warnings In Zephyr 3.5.0, what are the precise Kconfig variables required to safely force all flash driver manipulation hooks entirely into internal SRAM (ITCM/SRAM) for the MCUboot child image context? Are there any hidden hardware alignment limits, FlexSPI look-up-table (LUT) configurations, or write-block sizes unique to the RT1020 that cause MCUboot to silently skip a marked permanent=True secondary image slot? Re: i.MX RT1020 MCUboot image swap failing silently on reboot under Zephyr 3.5.0 (FlexSPI/RAMFUNC is Hi @Deepa-khatri2588 , Thanks for your interest in NXP MIMXRT series! I’ve reviewed your KConfig and DTS files, and it appears there are some issues. For example, `CONFIG_FLEXSPI_CONFIG_IN_RAM` and `CONFIG_CODE_FLEXSPI_RAMFUNC` do not exist in Zephyr 3.5.0. Please check your KConfig settings in this official documentation:  https://docs.zephyrproject.org/3.5.0/kconfig.html I recommend paying attention to the following KConfig settings: CONFIG_CODE_FLEXSPI=y CONFIG_XIP=y CONFIG_FLASH_MCUX_FLEXSPI_XIP=y CONFIG_FLASH_MCUX_FLEXSPI_XIP_MEM_ITCM=y CONFIG_FLASH_MCUX_FLEXSPI_NOR_WRITE_BUFFER=y CONFIG_FLASH_LOG_LEVEL_OFF=y CONFIG_MEMC_LOG_LEVEL_OFF=y CONFIG_MEMC=y In DTS, there is an issue where node IDs and offset addresses do not match, which may also need to be verified: slot1_partition: partition@390000 {  label = "image-1"; reg = <0x00376000 0x366000>;  }; Best regards, Gavin Re: i.MX RT1020 MCUboot image swap failing silently on reboot under Zephyr 3.5.0 (FlexSPI/RAMFUNC is Thanks for your reply  I corrected the node address/offset label mismatch in my mimxrt1020_evk.overlay to ensure perfect structural alignment across the 3.4MB partitions: boot_partition: partition@0 { label = "mcuboot"; reg = <0x00000000 DT_SIZE_K(64)>; }; /* Reduced slot0 to 3.4MB (0x366000) instead of 3.4MB */ slot0_partition: partition@10000 { label = "image-0"; reg = <0x00010000 0x366000>; /* 3.5MB */ }; slot1_partition: partition@376000 { label = "image-1"; reg = <0x00376000 0x366000>; /* 3.5MB */ }; scratch_partition: partition@6dc000 { label = "image-scratch"; reg = <0x006DC000 DT_SIZE_K(128)>; }; storage_partition: partition@6fc000 { label = "storage"; reg = <0x006FC000 DT_SIZE_K(1040)>; };  i added the macros you recommended as well # Enable swap scratch mode for the MCUboot child image #CONFIG_BOOT_SWAP_USING_SCRATCH=y #CONFIG_BOOT_SWAP_USING_MOVE=y CONFIG_BOOT_SWAP_USING_SCRATCH=y # Keep the main MCUboot binary executing from Flash CONFIG_XIP=y # Explicitly force MCUboot to build with the project RSA signing key CONFIG_BOOT_SIGNATURE_TYPE_RSA=y CONFIG_BOOT_SIGNATURE_KEY_FILE="bootloader/mcuboot/root-rsa-2048.pem" # Directs MCUboot to physically run verification checks on boot CONFIG_BOOT_VALIDATE_SLOT0=y # Enable image validation checks on boot CONFIG_IMG_ENABLE_IMAGE_CHECK=y # Prevent unexpected safety restarts during debugging CONFIG_WATCHDOG=n # Vital for NXP i.MX RT: Enforce master clock control tree drivers CONFIG_CLOCK_CONTROL=y CONFIG_CLOCK_CONTROL_MCUX_CCM=y # Force Intel HEX file generation for the MCUboot image CONFIG_BUILD_OUTPUT_HEX=y # Core flash hardware enablement CONFIG_FLASH=y # Low-overhead UART Console configuration CONFIG_LOG=y CONFIG_SERIAL=y CONFIG_UART_CONSOLE=y # Disable standard interactive shell to save space and prevent bootloader deadlocks CONFIG_SHELL=n # ==================================================================== # NXP NATIVE ZEPHYR 3.5.0 RAM-EXECUTION CONFIGURATION # ==================================================================== CONFIG_MEMC=y CONFIG_CODE_FLEXSPI=y CONFIG_FLASH_MCUX_FLEXSPI_XIP=y CONFIG_FLASH_MCUX_FLEXSPI_XIP_MEM_ITCM=y CONFIG_FLASH_MCUX_FLEXSPI_NOR_WRITE_BUFFER=y # Turn off verbose flash logs to ensure logging engines don't block XIP RAM code CONFIG_FLASH_LOG_LEVEL_OFF=y CONFIG_MEMC_LOG_LEVEL_OFF=y CONFIG_MCUBOOT_UTIL_LOG_LEVEL_INF=y  I push the signed binary over UDP using an SMP manager tool. After upload, I explicitly execute an image state write command. I am confirming that both the pending and permanent flags are successfully changing to True in Slot 1. A snapshot read of the flash states immediately before sending the reset command proves the metadata is armed: ImageState( slot=0, version='1.0.0', hash=HashBytes('6835E08D...'), bootable=True, pending=False, confirmed=True, active=True, permanent=False ) ImageState( slot=1, version='1.0.0', hash=HashBytes('139D3CC6...'), bootable=True, pending=True, confirmed=True, active=False, permanent=True ) Even though Slot 1 is perfectly armed for a permanent upgrade (pending=True, permanent=True), when I execute an os reset the board is still loaded with the old code  I attempted to enable serial logging for the MCUboot child image context, routing it to our debug interface UART channel (lpuart1 / UART7). However, when the hardware resets, I see absolutely zero console text or error traces from MCUboot. The very first logs to appear on the terminal are the initialization strings originating from the Slot 0 application. What is the recommended method to capture early serial console logs from MCUboot on the RT1020 EVK before it hands execution control over to the application image Any advice on why this swap routine is silently failing would be highly appreciated. Re: i.MX RT1020 MCUboot image swap failing silently on reboot under Zephyr 3.5.0 (FlexSPI/RAMFUNC is Hi @Deepa-khatri2588 , Regarding the LOG level settings, I think you should check this file: https://github.com/zephyrproject-rtos/zephyr/blob/94f5b2c2e828ed51a8e20c55d3f172dbf4a2dea8/tests/boot/test_mcuboot/sysbuild/mcuboot.conf Also, I noticed that your slot sectors may be too large. Please check these two KConfig settings: CONFIG_BOOT_MAX_IMG_SECTORS_AUTO CONFIG_BOOT_MAX_IMG_SECTORS Best regards, Gavin

关于 S32K146 LPI2C MCFGR1 寄存器中 PINCFG 字段配置的咨询 大家好 我正在使用 S32K146 上的 LPI2C 模块，对 MCFGR1（主配置寄存器 1）寄存器中的 PINCFG 字段有一些疑问。 根据参考手册，PINCFG 字段用于配置 I2C 引脚工作模式。不过，我需要了解以下具体信息： PINCFG 的 8 个不同配置值（000 至 111）各自适用于哪些应用场景？ 每个配置值的引脚输出类型是什么？这是开漏输出还是推挽输出？ 如果您能分享任何应用笔记、参考代码或实践经验，我们将不胜感激。 谢谢！ Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register 你好@GXY  PINCFG 字段定义了 LPI2C 引脚的电气驱动和使用方式，具体取决于是需要标准的 2 引脚 I2C 总线还是单独的 4 引脚配置。 000 – 标准模式：双向开漏 001 – 两个信号均配置为仅输出开漏模式 010 – 双向推挽 011 – SCL/SDA 用作输入；SCLS/SDAS 用作推挽输出 100 – SCL/SDA：主设备用的双向开漏；SCLS/SDAS：从设备用的双向开漏 101 – SCL/SDA：主设备专用的只读开漏输出；SCLS/SDAS：从设备专用的只读开漏输出 110 – SCL/SDA：主设备双向推挽；SCLS/SDAS：从设备双向推挽 111 – SCL/SDA：仅输入、开漏；SCLS/SDAS：仅反相输出、推挽 有关更多信息，请参阅 UM10204：I2C 总线规格和用户手册。 此外，S32K1 软件包中还提供了演示标准 I2C 引脚配置的示例代码。 BR、VaneB Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register 我知道这个字段的含义，但我想问的是这些字段的应用场景。例如，000 用于标准双线 I2C 传输；001 用于超速模式下的双线传输；010 用于高速模式下的通信；011 和 111 用于四线通信； 我对如何灵活使用其余三种配置感到困惑。如果我错了，请指正。此外，手册中指出 S32K146 不支持 HS 模式和 ULTRA 模式，但通过修改 PINCFG 寄存器，我能够实现 HS 模式 3.4M（先低速，后高速）与 ULTRA 模式（实测 4M）之间的相互通信 之间实现相互通信（主从双方均为 S32K146）。我想知道是书中有错，还是我的试题有误。 Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register 你好@GXY  如前所述，LPI2C 外设中的 PINCFG 字段定义了所使用的引脚数量及其电气特性。它并不直接决定 I2C 速度模式。 关于工作模式，LPI2C 模块在逻辑上可以支持不同的模式。但是，您可以实现的实际波特率还取决于多个因素，例如焊盘的实现、外部负载以及总线上使用的上拉电路。 对于 S32K1 设备，SCL 和 SDA 信号使用标准的 GPIO 焊盘而不是高驱动焊盘，因此可实现的最大波特率在一定程度上受到限制。 此外，表 52-9 仅提供了寄存器设置的示例。这些配置仅供参考，并不能保证在实际应用中可以达到相应的波特率。 Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register 我越来越感到困惑。我现在最担心的是，通过更改 PINCFG，S32K146 可以直接以 FASTPLUS、HS 和 ULTRAFAST 模式的速度相互通信。然而，实际上，S32K146 无法在这三种模式下与其他标准 I2C 设备通信（如手册中所述）。首先让我解释一下我是如何让两个 146（一个主设备和一个从设备）在以下三种模式下通信的：1. FASTPLUS（1M）将主设备和从设备的 PINCFG 调整为 010。2. HSMODE（配备 2M，经测试为 2M）将主设备和从设备的 PINCFG 调整为 010。3. ULTRAFAST（配备 5M，经测试为 4M）将主设备的 PINCFG 调整为 001，将从设备的 PINCFG 调整为 000。 我想知道 FASTPLUS (1M)、HS (3.4M) 和 ULTRAFAST (5M) 模式的标准设备是推挽输出还是开漏输出。

S32K用のコンパイルスクリプトの使い方は？ NXPのエキスパートの皆様、こんにちは。 現在、私はIDE（「S32 Design Studio for S32 Platform 3.4」）を使用して、プロジェクトを手動でコンパイルしています。 スクリプトを使用して、プロジェクト内のリンクファイルのクリーンアップ、更新、ビルディング、切り替えなどの操作を実行することはできますか？ こうすることで、IDEを開いて操作することなく、ある程度の自動コンパイルを実現できます。 Re: How to use the compilation script for S32K? petervlnaさん、ありがとうございます！ 試してみます、どうもありがとうございます！ Re: How to use the compilation script for S32K? こんにちは、 はい、S32 Design StudioのビルドはIDEのGUIを開かなくても自動化できます。S32 Design StudioはEclipseベースなので、Eclipseのヘッドレスビルドメカニズムを利用してコマンドラインコンパイルを行うことができます。 こちらのリンクからチュートリアルをご覧いただけます。 https://community.nxp.com/t5/S32-Design-Studio-Knowledge-Base/S32DS-list-of-HOWTOs/ta-p/1113475 コマンドラインインターフェースの場合： https://community.nxp.com/t5/S32-Design-Studio-Knowledge-Base/HOWTO-S32-Design-Studio-Command-Line-Interface/ta-p/1112410 よろしくお願いいたします。 ピーター

S32K3 の LDREX/STREX/CLREX は SRAM で動作するようです。 少し前に質問をしました - https://community.nxp.com/t5/S32K/Understanding-Atomics-ie-STREX-LDREX-on-S32K3/mp/2356118 - 回答では、チェック対象のメモリがSRAMにある場合、ISR/IRQなどがメインスレッドと競合するのを防ぐために、LDREX/STREX/CLREXをシングルコアでのみ使用している場合でも、その動作に頼ることはできないと示唆しているように思えました。 テストを行った結果、期待通りに動作しているようです。LDREX/STREX/CLREXは単一コアからのアクセスを競合しないように設計されている、という点について設計チームから確認をいただけますでしょうか？DMAとCortex-M7コア間の排他的アクセスのようなものを防ぐことはできないと分かっていますが、コア自身との排他的アクセスはどうでしょうか？ Re: LDREX/STREX/CLREX on S32K3 - seems to work in SRAM? こんにちは、 @kscz さん。 私もテストしてみましたが、その結果に基づいて議論を再開しました。 最新情報が入り次第、ご連絡いたします。 よろしくお願いいたします。 ダニエル Re: LDREX/STREX/CLREX on S32K3 - seems to work in SRAM? こんにちは、 @kscz さん。 SRAMにおける動作はTCMにおける動作と同じであるとの確認を得ました。以前の回答をそれに合わせて更新しました。ご指摘ありがとうございます。 BR、ダニエル

NTAG213チップの書き込みに関する問題 現在、貴社純正のNTAG213チップを使用していますが、エンコード処理中にデータが書き込まれないという問題が頻繁に発生しています。 例えば、1,000個のチップにデータを書き込んだ際、最初に80個のチップが故障した。再試行したところ、失敗回数は60回に減少した。試行を繰り返すにつれて不良率は低下したが、最後の26個のチップは10回以上の再試行後も全く書き込みができなかった。 現在のテスト段階ではある程度対処可能ですが、このような問題が実際の製造ラインで発生した場合、当社にとって重大な業務上および財務上の損失につながります。 この書き込みエラーの考えられる原因を説明していただき、この問題を解決するための解決策をご提示いただけますでしょうか？ Re: NTAG213 CHIP Writing issue お世話になります。 問題はNTAGではなく、使用しているNFCリーダにある可能性もあります。量産用に特別に設計された当社のNFCリーダをベースにしたNFCリーダソリューションがあります。お使いのシステム構成について、もう少し詳しい情報をご提供いただけますでしょうか？ また、ここは公開コミュニティであることをご留意ください。さらに具体的なご質問がある場合は、会社のドメインを使用してログインし、チケットを作成してください。

Flutter on IMX93 Hello I have an IMX93 board and I'm trying to run a flutter program on it. I'm having a loto of trouble with CPU usage (around 20% for a static screen with a clock that refresh every second, and over 90% for a full page scroll with images). Most of it depends from raster (around 180ms each second in the static screen). I am trying to enable PxP but either I am not able to either flutter can not use it to rasterize. I saw that flutter uses OpenGl ES, Vulkan and metal as API, so I'm not sure if it is possible to use pxp to help CPU.  Thanks

使用 MIMX RT1170 EVK 的 Arduino 接口连接传感器 您好。 我正在将超声波传感器连接到 MIMX RT1170 EVK 板。为了连接传感器，我需要使用 Arduino 接口来连接 GPIO 引脚。我无法找到超声波传感器连接的正确接线方式，因为引脚上没有电源。 我使用适配器 (J43) 为板提供电源。 我需要引脚连接参考，开启 arduino 接口区域需要任何设置吗？ 谢谢。 Re: Using Arduino interface of MIMX RT1170 EVK for sensor connection 你好@SK02， 非常感谢您关注我们的产品并使用我们的社区。 关于您的问题，请确认以下电源配置是否正确？ 1：适配器已连接至 J43 2：SW5电源开关已打开 3：将 J38 连接至第 1–2 引脚以选择外部 5 V 输入 确认这些设置后，主板电源轨——包括提供Arduino接口的电源轨——应该可用。 请您尝试一下。 顺祝商祺！ 5月

T1042 DIFF_SYSCLK/DIFF_SYSCLK_B 终端电阻 当 T1042 上的 DIFF_SYSCLK/DIFF_SYSCLK_B 用作 LVDS 信号对时，是否需要外部终端电阻？数据手册中并未明确说明这一点，仅提供了"的图11。LVDS接收器" 。AN4825 似乎表明这是内部的，但这似乎与数据手册不符。 定时 Re: T1042 DIFF_SYSCLK/DIFF_SYSCLK_B Termination Resistor 对于 T1042，应将 DIFF_SYSCLK/DIFF_SYSCLK_B 上的 100 Ω 差分终端视为 内部 ，因此应采用 不 在启用内部终端时，无需在该对线上并联另一个100 Ω的外接电阻。

S32K146 LPI2C MCFGR1レジスタのPINCFGフィールド構成に関する問い合わせ こんにちは、みんな、 S32K146のLPI2Cモジュールを使用しているのですが、MCFGR1（マスターコンフィギュレーションレジスタ1）レジスタのPINCFGフィールドについていくつか質問があります。 リファレンスマニュアルによると、PINCFGフィールドはI2Cピンの動作モードを設定するために使用されます。しかし、私は以下の具体的な情報について理解する必要があります。 8種類のPINCFG設定値（000～111）それぞれに対応するアプリケーションシナリオは何ですか？ 各設定値におけるピン出力タイプは何ですか？出力方式はオープンドレインですか、それともプッシュプルですか？ アプリケーションノート、リファレンスコード、または実務経験など、共有していただけるものがあれば大変ありがたいです。 ご回答をお待ちしています。 Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register こんにちは、 @GXYさん。 PINCFGフィールドは、標準的な2ピンI2Cバスが必要か、独立した4ピン構成が必要かに応じて、LPI2Cピンの電気的駆動方法と使用方法を定義します。 000 – 標準モード：双方向オープンドレイン 001 – 両方の信号は出力専用のオープンドレインとして構成されている 010 – 双方向プッシュプル 011 – SCL/SDAを入力として使用。SCLS/SDASをプッシュプル出力として使用。 100 – SCL/SDA: マスター用双方向オープンドレイン; SCLS/SDAS: スレーブ用双方向オープンドレイン 101 – SCL/SDA: マスター用出力専用オープンドレイン; SCLS/SDAS: スレーブ用出力専用オープンドレイン 110 – SCL/SDA: マスター用双方向プッシュプル、SCLS/SDAS: スレーブ用双方向プッシュプル 111 – SCL/SDA: 入力専用オープンドレイン; SCLS/SDAS: 反転出力専用プッシュプル 詳細については、 UM10204 ：I2Cバス仕様書およびユーザーマニュアルを参照してください。 さらに、S32K1ソフトウェアパッケージには、標準的なI2Cピン構成を示すサンプルコードが含まれています。 BR、VaneB Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register こんにちは、 @GXYさん。 前述のとおり、LPI2CペリフェラルのPINCFGフィールドは、使用されるピンの数とその電気的動作を定義します。これはI2Cの速度モードを直接決定するものではありません。 動作モードに関して言えば、LPI2Cモジュールは論理的に様々なモードをサポートできる。ただし、実際に達成できるボーレートは、パッドの実装、外部負荷、バスで使用されるプルアップなど、いくつかの要因にも左右されます。 S32K1デバイスの場合、SCL信号とSDA信号はハイドライブパッドではなく標準のGPIOパッドを使用するため、達成可能な最大ボーレートは多少制限されます。 また、表52-9はレジスタ設定の例のみを示しています。これらの設定は参考例であり、実際のアプリケーションで対応するボーレートが実現できることを保証するものではありません。 Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register このフィールドの意味は理解していますが、私の質問はこれらのフィールドの応用シナリオについてです。例えば、000は標準の2線式I2C伝送に使用され、001はウルトラモードでの2線式伝送に使用され、010はHSモードでの通信に使用され、011と111は4線式通信に使用されます。他の3つの構成を柔軟に使用する方法がわかりません。もし私の理解が間違っていたら、訂正してください。さらに、マニュアルにはS32K146はHSモードとULTRAモードをサポートしていないと記載されていますが、PINCFGレジスタを変更することで、HSモード3.4M（低速が先で高速）とULTRA測定4M（マスターとスレーブの両方がS32K146）間の相互通信を実現できます。訂正事項があるかどうか、あるいは私のテストが間違っているかどうかを知りたいです。 Re: Inquiry about PINCFG Field Configuration in S32K146 LPI2C MCFGR1 Register ますます困惑してきた。今一番心配しているのは、PINCFGを変更することで、S32K146がCANのFASTPLUS、HS、ULTRAFASTモードの速度で直接通信してしまうことです。しかし実際には、マニュアルに記載されている通り、S32K146これら3つのモードで他の標準的なI2Cデバイスと通信することはできません。まず、2台の146（マスター1台とスレーブ1台）を次の3つのモードで通信させる方法を説明します。1. FASTPLUS（1M）では、マスターとスレーブのPINCFGを010に調整します。2. HSMODE（2M搭載、測定2M）では、マスターとスレーブのPINCFGを010に調整します。3. ULTRAFAST（5M搭載、テスト4M）では、マスターのPINCFGを001、スレーブのPINCFGを000に調整します。 FASTPLUS（1M）、HS（3.4M）、およびULTRAFAST（5M）モードの標準装備には、プッシュプル出力とオープンドレイン出力のどちらが搭載されているか知りたいです。

NTAG213 CHIP Writing issue We are currently using your genuine NTAG213 chips, but we frequently experience an issue where data fails to be written during the encoding process. For example, when writing data to 1,000 chips, 80 of them failed initially. Upon retrying, the number of failures dropped to 60. While the defect rate decreased with repeated attempts, the final 26 chips remained completely un-writable, even after more than 10 retries. While this is somewhat manageable during our current testing phase, if this kind of issue occurs on our actual manufacturing line, it will cause significant operational and financial losses for our company. Could you please explain the potential causes of this writing failure and provide a solution to resolve this issue? Re: NTAG213 CHIP Writing issue Hello sir, Is possible that the issue isn't about the NTAG but about the NFC Reader you are using. There are NFC Reader solutions based on our NFC Readers designed specifically for mass-production. Could you please provide a little more information about your setup? Additionally, please keep in mind that this is a public community. If you have further specific questions please log in using your company's domain to create a ticket.

比较器引脚描述 您好， 在 172 引脚 QFP 器件 MCXN247VPBT 中，第 135、& 139 引脚仅显示为 CMP1_IN1，且没有后缀来表明这些引脚是 CMP1_IN1P 还是 CMP1_IN1N。同样，在数据手册和配置工具中，引脚 156、157、162、163 也存在相同的问题。   能否请恩智浦（NXP）的相关人员更新数据手册和配置工具中的这些信息？  谢谢， 萨蒂什·阿查里亚 MCX N Re: Comparator pin description 谢谢你，塞莱斯特。这解答了我的疑问。 Re: Comparator pin description 你好@acharya_satishb， 感谢您的发帖。  我认为数据手册和配置工具都没有问题。 原因是您提到的引脚可以配置为 CMPx_INxP 或 CMPx_INxN。 例如，第 135 号引脚（也称为 P0_3）。如“表375”所示。CMP 输入连接” 在参考手册中，CMP1_IN1P 和 CMP1_IN1N 都映射到 P0_3。 Celeste_Liu_0-1781148101856.png Celeste_Liu_1-1781148118393.png 其他引脚（如139、156、157、162和163）也同样适用。 根据表格，只有索引为 4 和 5 的输入属于特殊情况。因此，在引脚复用器中，这些被明确区分开来。例如，在引脚复用配置中，P4_15 被定义为CMP0_IN4P。 关于选择用于正向或负向多路复用器的输入，您可以通过配置 CCR2 寄存器中的 MSEL 和 PSEL 位来实现。  并指出，PSEL不应与MSEL混为一谈。 Celeste_Liu_2-1781148389923.png 希望对您有帮助。 如果您需要进一步的帮助，请随时联系我们。 如有任何新问题，欢迎发布新帖。 BR 塞莱斯特 -------------------------------------------------------------------------------------------------------------------- 注意：如果此帖子解答了您的问题，请点击"接受为解决方案" 按钮。谢谢！ --------------------------------------------------------------------------------------------------------------------

IMX93 上の Flutter こんにちは 私はIMX93ボードを持っていて、その上でFlutterプログラムを実行しようとしています。CPU使用率に非常に問題があります（1秒ごとに更新される時計が表示される静止画面では約20%、画像を含むページ全体のスクロールでは90%を超えます）。そのほとんどはラスター処理に依存します（静止画面では毎秒約180ミリ秒）。PxPを有効にしようとしていますが、有効にできないか、FlutterがラスタライズにPxPを使用できないかのどちらかです。 FlutterはAPIとしてOpenGL ES、Vulkan、Metalを使用していることが分かったので、CPUの負荷軽減にpxpを利用できるかどうかは分かりません。 よろしくお願いします。

NTAG213 芯片写入问题 我们目前正在使用贵公司的正版 NTAG213 芯片，但在编码过程中经常遇到数据无法写入的问题。 例如，在向 1,000 颗芯片写入数据时，其中 80 颗芯片最初出现了故障。重试后，失败次数降至60次。虽然随着尝试次数的增加，缺陷率有所下降，但最后26颗芯片仍然完全无法写入，即使经过10多次重试也是如此。 虽然在目前的测试阶段，这种情况尚可应对，但如果此类问题出现在实际的生产线上，将给公司造成重大的运营和财务损失。 能否请您说明导致此次写入失败的可能原因，并提供解决此问题的方案？ Re: NTAG213 CHIP Writing issue 您好，先生， 问题可能不在于 NTAG，而在于您使用的 NFC 读卡器。我们提供基于自家NFC读卡器的NFC读卡器解决方案，这些方案专为大规模生产而设计。能否请您再详细介绍一下您的系统配置？ 此外，请注意这是一个公开的社区。如果您还有其他具体问题，请使用贵公司的域名登录以创建票证。

T1042 DIFF_SYSCLK/DIFF_SYSCLK_B 終端抵抗 T1042のDIFF_SYSCLK/DIFF_SYSCLK_BをLVDSペアとして使用する場合、外部終端抵抗が必要ですか？データシートには明示的に記載されておらず、「図11」とだけ記載されています。LVDSレシーバ"。AN4825では内部仕様となっているようですが、これはデータシートの内容と一致しないようです。 クロック供給 Re: T1042 DIFF_SYSCLK/DIFF_SYSCLK_B Termination Resistor T1042の場合、DIFF_SYSCLK/DIFF_SYSCLK_B上の100Ω差動終端は内部的なものとして扱う必要があります。 だから、あなたは 内部終端が有効になっている場合は、そのペアにさらに100Ωの外部抵抗を追加してください。

コンパレータピンの説明 こんにちは、 172ピンQFP部品MCXN247VPBTでは、ピン135と139にはCMP1_IN1とだけ表示され、これらがCMP1_IN1PかCMP1_IN1Nかを示す接尾辞はありません。同様に、ピン156、157、162、163についても、データシートおよび設定ツールにおいて同じ問題が発生しています。 NXPの担当者の方に、データシートと設定ツールの両方の情報を更新していただけないでしょうか？ ありがとう、 サティシュ・アチャリヤ MCX N Re: Comparator pin description ありがとう、セレステ。これで私の疑問は解決しました。 Re: Comparator pin description こんにちは、 @acharya_satishb さん、 投稿ありがとうございます。 データシートにも設定ツールにも問題はないと思います。 その理由は、ご指摘のピンはCMPx_INxPまたはCMPx_INxNのいずれかに設定できるからです。 例えば、ピン135（P0_3とも呼ばれる）。表375に示すように。リファレンスマニュアルの「CMP入力接続」では、CMP1_IN1PとCMP1_IN1Nの両方がP0_3にマッピングされています。 Celeste_Liu_0-1781148101856.png Celeste_Liu_1-1781148118393.png 139、156、157、162、163などの他のピンについても同様です。 表によると、インデックス4と5の入力のみが特殊なCASEである。したがって、これらはピンマルチプレクサにおいて明示的に区別される。例えば、P4_15はピンマルチプレクサではCMP0_IN4 Pとして定義されています。 正または負のマルチプレクサに使用する入力の選択については、CCR2レジスタのMSELビットとPSELビットを設定できます。また、PSELはMSELと同じであってはならないと指摘した。 Celeste_Liu_2-1781148389923.png お役に立てば幸いです。さらにサポートが必要な場合は、遠慮なくご連絡ください。 何か新しい問題があれば、遠慮なく新しい投稿を作成してください。 BR セレステ -------------------------------------------------------------------------------------------------------------------- 注：この投稿があなたの質問への回答になっている場合は、「解決策として承認」ボタンをクリックしてください。ありがとう！ --------------------------------------------------------------------------------------------------------------------