2026年最佳IPTV服务——我今年测试过的最可靠的IPTV提供商 过去几年，电视流媒体发生了显著变化。随着有线电视价格持续上涨，越来越多的人开始寻找价格实惠的替代方案，以便无需签订长期合同或支付高昂的月费，即可观看直播电视、体育赛事、电影和国际娱乐节目。 官方网站： 4Kiptvusa 最大的挑战在于找到一家能够提供稳定流畅服务的IPTV供应商。许多服务商宣称拥有数千个频道和各种高级功能，但用户订阅后却经常遇到缓冲、频道离线、画质差以及服务器不稳定等问题。 在对 Firestick、Android TV、智能电视和移动设备上的多种 IPTV 服务进行评估后， 4Kiptvusa.online 平台始终提供流畅的使用体验。 4Kiptvusa.online 似乎更注重流媒体的质量和稳定性 ，而非仅仅追求频道数量 。对大多数观众而言，稳定的流媒体播放和快速的频道加载速度远比拥有成千上万个经常无法正常播放的频道重要得多。 视频质量是该服务表现良好的领域之一。高清频道画面清晰细腻，而支持的 4K 内容可在大屏幕上提供清晰的观看体验。在体育赛事直播、动作电影和付费娱乐节目播出期间，这种差异会变得尤为明显。 IPTV 服务通常在观看高峰时段面临挑战。大型足球比赛、篮球比赛、格斗赛事和其他高需求直播节目都可能使性能较弱的系统不堪重负。在测试过程中， 4Kiptvusa.online在繁忙时段仍能保持稳定的播放和可靠的性能，帮助用户避免了低质量 IPTV 服务商常见的卡顿问题。 该平台提供广泛的内容，包括体育直播频道、娱乐频道、电影、电视剧、新闻频道、纪录片、儿童节目以及来自各个地区的国际内容。在线点播库会定期更新，让订阅用户能够观看热门版本和流行内容。 Re: Best IPTV Service 2026 – The Most Reliable IPTV Provider I Tested This Year 嗨nigmatv 感谢您联系恩智浦半导体并对我们的产品感兴趣。 请您与我们联系并告知您的咨询是否与任何特定的恩智浦产品或设备有关？如果您需要进一步的帮助，我们很乐意效劳。 请访问我们的恩智浦网站，查找您需要的零件： https://www.nxp.com/ 如果您的问题与恩智浦产品无关，恐怕我们在这方面提供详细支持的能力有限。非常感谢您的理解。 如有需要，请随时分享更多详情——我们非常乐意尽力提供帮助。 祝你今天过得愉快。

LPC1518JBD64 VScode におけるMCUXpressoのSDK 私のターゲットMCUはLPC1518JBD64です。このMCUをVScodeで扱いたいです。VScodeでMCUXpresso ideをダウンロードしました。 MCUXpressoでコーディングを始めるためのLPC1518JBD64 SDKを見つけるのに苦労しています。必要なSDKのガイドや役立つダウンロードリンクが必要です。そうすれば、MCUのコードを書くためにVScode LPC1518JBD64作業を始められます。 Re: LPC1518JBD64 SDK for MCUXpresso in VScode こんにちは、 LPC1518JBD64、MCUXpresso SDK Builderに直接デバイス固有のMCUXpresso SDKsパッケージが見つからない場合もあります。このMCUはLPC15xxファミリに属し、NXPのこのファミリのサポートは主にLPCOpenの例やライブラリを通じて提供されています。 以下のオプションをご確認ください。 NXPのLPCOpenソフトウェア開発プラットフォームページからLPC15xx用のLPCOpenパッケージをダウンロードしてください。 すでにMCUXpresso IDEをインストールしているなら、このフォルダもチェックしてください: \ide\Examples MCUXpresso IDEは通常、LPCOpenのサンプルパッケージを含んでいます。 LPC15xx/LPC1549のサンプルプロジェクトから始めて、LPC1518JBD64用にプロジェクト設定を調整してください。 起動ファイル、リンカースクリプト、フラッシュ/RAMサイズ、クロック設定、およびピン構成がLPC1518JBD64と一致していることを確認してください。 VS Codeについては、MCUXpresso for VS Code拡張機能を使い、既存のプロジェクトやリポジトリをインポートしてください。その後、LinkServer、J-Link、または他の対応SWDプローブを使ってビルドやデバッグが可能です。 また、LPC1518JBD64は64KBのフラッシュと12KBのSRAMを持っているため、別のLPC15xx例からポートする際はリンカーファイルを慎重に確認する必要があります。 NXPの役立つページはこちら： MCUXpresso SDK Builder LPCOpenライブラリとサンプル LPC15xx用LPCOpenソフトウェア MCUXpresso for Visual Studio Code LPC1518JBD64製品ページ 要するに、LPC15xx用のLPCOpenを出発点として使い、最新のMCUXpresso SDKs Builderパッケージだけを探すのではなく、

RT1189——两个八进制166MHz HyperRAM芯片通过SPI1接口构成16位宽总线？ RT1180 RM 显示了一种并行 FlexSPI 配置，其中 SPI1 上的两个八进制 HyperBus 存储器分别连接到 A_D7..0 和 B_D7..0，形成一个 16 位宽的总线。请参阅第 2243 和 2244 页，表 196，第 6 行，这是唯一将有效总线大小列为 16 位的条目。如果这真的可行，最大数据传输速率应为 166 MHz x 2 字节 x 每个时钟周期 2 次传输 = 644 MB/s。 有人试过这种配置吗？ 如果可以，它是否有效？实际效果如何？ 谢谢您！ Re: RT1189 - 2 octal 166MHz HyperRAMs on SPI1 to create 16-bit wide bus? 嗨@DoubleD ， 感谢您对 NXP MIMXRT 系列产品的关注！ RM 列出了 FLEXSPI1 的 2×8b 并行连接模式，但在 SDK 演示或 ANSW 等公共资源中没有找到经过验证的 RT1180 双 HyperRAM 16 位并行示例/基准测试。理论原始线路速率为 664 MB/s，但不能将其用作保证带宽。 此用例可能需要用户在定制电路板上进行测试。由此可能造成的任何不便，我们深表歉意。 此致， 加文 Re: RT1189 - 2 octal 166MHz HyperRAMs on SPI1 to create 16-bit wide bus? 更新： 之前的回复是基于RM中的描述。之后，我与内部专家团队再次确认了这一点，结论如下： 1. FlexSPI1 支持这种连接方式； 2. 然而，性能无法达到理论上限。它只比单芯片HyperRAM快20%到30%左右。 此致， 加文

Why model size is limited at 1 MB? I run model from sample tflm_cifar10 on MIMRT700 (NPU model). When building the program, I could see the model's size and correspond region size.  In many cases, the region size is 1 MB. As my understanding, the model's size is limited at 1 MB. Is that right? I did not understand this point. Here is information of MIMRT700 EVK. I don't know where model is saved on MIMRT700 EVK. And where is the 1 MB for region size? Is it actual limit of model size? Or we can increase model size by some methods. Do you have any comment for this problem? Because I try to deploy a larger model > 1 MB. I do wait for your response. Thank you. Re: Why model size is limited at 1 MB? @mayliu1  Thank you so much. Now I understood that we can increase the size of the model by setting region size. Or If I want to run larger model on external memory, I can follow this document https://docs.nxp.com/bundle/AN14700/page/topics/external_memory.html  Re: Why model size is limited at 1 MB? Hi @nnxxpp , Thank you so much for your interest in our products and for using our community. Q: I don't know where model is saved on MIMRT700 EVK. And where is the 1 MB for region size? Is it actual limit of model size? Or we can increase model size by some methods. Do you have any comment for this problem? Because I try to deploy a larger model > 1 MB. A: The 1 MB shown for modeldata is not a hardware limit of the RT700. It is only the default linker allocation used in the sample project. For larger models, this allocation can be adjusted in the project settings, and external XSPI flash can also be used if more storage is needed. For more detail information, you can refer to this AN14700. https://docs.nxp.com/bundle/AN14700/page/topics/introduction.html So, the RT700 is not inherently limited to a 1 MB model. Larger NPU models are supported either by increasing the modeldata memory allocation or by placing the model in external XSPI flash with the appropriate conversion option.  Wish it helps you Best Regards May Liu Re: Why model size is limited at 1 MB? @mayliu1  I want to reopen this topic. Now i am trying to deploy larger model on RT700. The below image is captured when building the program with the small model. I see that there are 4 memory regions: - QSPI_flash: external memory - SRAM: I ask chatgpt and it is for data when running the program (like .data, .bss, stack, heap). Is that correct? - NCACHE_REGION: it is same ktensorArena (for inputs, intermediate outputs and output) -  modeldata: to save model weights I see in the memory configuration when I import SDK example. It means that SRAM, NCACHE_REGION and modeldata from SRAM (7.5 MB). NCACHE_REGION and modeldata should be located in  0x2000_0000 to 0x2058_0000 (5.5 MB) to get best perforemce (SRAM area that can be accessed by the NPU) But location of SRAM (named SRAM) is 0x20080000 (in the second image) ==> It is also in the range 0x2000_0000 to 0x2058_0000. And by default, it is set about 2.5 MB. It means that NCACHE_REGION + modeldata should be less than (5.5 - 2.5) = 3 MB. My model size is about 3.5 MB. Beside that I can locate my model on external memory (it results in larger inference time), how I can config memory to still locate my model (3.5 MB) on memory area that NPU can access? I am curious about whether we can shrink "SRAM" region (in the images 1, 2) or can I move it to another area of RAM (7.5 - 5.5 = 2 MB - the last region in the image 3)? And how I can estimate the size of "SRAM" region? In the below image, it is 15560 B. Sorry for my long questions. Re: Why model size is limited at 1 MB? @mayliu1  Good morning. Maybe you missed my new above questions.  Re: Why model size is limited at 1 MB? Hi @nnxxpp , Apologies for the delayed response. If you don’t mind, could you please create a new case for your new issue?  Thank you for your understanding and cooperation. Best Regards, May Re: Why model size is limited at 1 MB? @mayliu1  Yes, ok. Let me create new issue. Thank you. Re: Why model size is limited at 1 MB? @mayliu1  I have resolved my problem. We can locate SRAM outof 5.5 MB area for NPU. I locate modeldata and kTensorArena in area 5.5 MB and it worked. The inference time is good. But If you did not miss my questions, so I can finish soon my tasks. Thank you. Re: Why model size is limited at 1 MB? Yes. Have a nice day. Re: Why model size is limited at 1 MB? Glad to hear that your issue has been resolved. Apologies for the delayed response,   thank you for your understanding.

Using the uart port for high baud rate on NXP i.MX6 We plan to use UART communication on the NXP i.MX6 (Cortex-A9) at baud rates of 230.4 kbps or 460.8 kbps. According to the following resolved thread, Solved: Re: how to enhance uart baud rate for imx6 - NXP Community it is stated that at baud rates higher than 115.2 kbps, the processor seemed can't receive all bytes timely and the kernel returns "Rx FIFO overrun" random. To solve this matter, two ways are suggested: Modify the driver code to enable DMA transfer Increase the buffer of DMA receive which above of bytes per frame I have two questions. (The second one is optional.) ① Could you tell me the specific procedure to modify the driver code to enable DMA transfer? ② If there is any information regarding the error rate when operating under the above conditions, we would appreciate it if you could share that as well. Re: Using the uart port for high baud rate on NXP i.MX6 HI @INOUE, Thank you for contacting NXP Support! Unfortunately, we do not have any documentation or application note that describes this procedure. You will need to implement and validate it on your own based on the information provided in the Reference Manual. Please refer to the RM for the hardware details, register descriptions, and recommended programming sequence. Best regards, Chavira

S32N55 HSE2 — ADKPを用いたCRS(APP)ドメインセキュアデバッグ認証 ハイ 私たちはS32N55プラットフォーム向けのSecure Debug認証に取り組んでおり、SDC-600経由でADKP(HSE_OTP_FOEM_ADKP_ATTR_ID)を用いてFSSドメインデバッグ認可を成功裏に実装しました。 現在、これをCRSドメイン（HSE_DEBUG_DOMAIN_APP = 0x1B）に拡張しようとしており、以下の質問があります。 --- [Q1]ADKPはCRSドメインのSecure Debug認証に使えますか? HSE_OTP_FOEM_ADKP_ATTR_ID経由でADKPをプロビジョニングした後、HSE_DEBUG_CMD_APP_CHALLENGEを通じてCRSドメイン(APP)のSecure Debug認証に同じADKPを使用することは可能でしょうか? --- [Q2]SetOwnerDebugKeyMap()はMU(FSS MUとCRS MU)ごとに別々に呼び出す必要がありますか? hseOwnerDebugKeyMapConfig_t の RM の説明によると、次のようになります。 「このサービスは、所有するMUから、インストールされている各デバイスの所有者ごとに個別に呼び出されます。」 HSE FWは、このサービスリクエストが送信されたMUに基づいて所有者IDを推測します。 現在の実装では、SetOwnerDebugKeyMap() (HSE_SRV_ID_DEBUG_KEY_MAPPING) は FSS MU (MU0) を介してのみ呼び出され、aOwnerAuthRef[0] = HSE_OTP_KEY_FOEM_ADKP にマッピングされます。 - CRSドメイン認証のためにCRS MUを経由した別のSetOwnerDebugKeyMap()呼び出しが必要ですか? - もしそうなら、S32N55のCRSドメインにはどのMU番号を使うべきでしょうか? --- [Q3]SetOwnerDebugKeyMap()は毎回起動するたびに呼び出す必要がありますか? RMには次のように記載されています。 「numOfAuthorizationRefEntries と numOfAuthenticationRefEntries のみがログに記録されます。」 残りのエントリは無視されます。 これは、キーマッピングが揮発性であり、NVMには保存されないことを意味します。これは、FSSドメインとCRSドメインの両方において、起動時（SU権限が付与された後）に毎回SetOwnerDebugKeyMap()を呼び出す必要があるという意味でしょうか？ --- [Q4]正しいkeyRef値APP_CHALLENGE hseDebugAuthorizeStartCmd_t では、keyRef フィールドは hseOwnerDebugKeyMapConfig_t を介してマッピングされたインデックスを参照します。aOwnerAuthRef[0] = HSE_OTP_KEY_FOEM_ADKPをマッピングするため、CRSドメイン認証のためにkeyRef = 0x00を送信します。これは正しいですか？ --- [Q5] APP_CHALLENGEの応答サイズとパケット構造 hseDebugAuthorizeProofProvCmd_t バイトマップによると、パケット構造は常に 32 バイト (2 パケット x 8 ワード) です。HSE_CR_APP_RESPONSE_SIZE = 16U 対 HSE_CR_FSS_OR_HSE_RESPONSE_SIZE = 32U。 APP_CHALLENGEの場合、ホストは以下を送るべきです: - AES暗号化レスポンス16バイト+ゼロパディング16バイト=合計32バイト? - それとも16バイトだけ? 現在、FLAG_START + DebugSignalMap(4バイト) + Response(16バイト) + FLAG_END を送信した後、HSE2 は応答せず、T32 は無期限に待機状態になります。32バイト（16バイトの応答＋16バイトのゼロパディング）を送信した場合も、同様のハングアップが発生します。 --- 参考までに： - Sherpa_Cdd_AllocateChannel() は常に MU0 (FSS) を割り当てます - SetOwnerDebugKeyMap(): aOwnerAuthRef[0] = HSE_OTP_KEY_FOEM_ADKP (0x00000302)、SU権限で呼び出されました - crs_auth.cmm:DEBUG_TARGET=0x1B、OID=0xFF*16、keyRef=0x00 - AUTH_MODE_REQ が正常に通過しました (HSE_DEBUG_WAITING_RESPONSE_TO_CHG を受信しました) - チャレンジ受信: 32バイト - レスポンスを送信した後、HSE2からACK（0x4A4A4A4A）を受信しませんでした。 参考資料として、添付のCMMスクリプトとログをご覧ください。 事前に感謝いたします。 Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP こんにちは、 ご回答ありがとうございます。 S32N55 hseDebugCardCmd_t CRS(APP)ドメインSecure Debug認証の実装について追加の質問があります。 --- [Q1]hseDebugCardInfo_tの所有者ID(ownerId)は、hseOwnerDebugKeyMapConfig_tでプロビジョニングされた値と同じですか? 当社のデバイスは、Fss_Firmware_au8Oid[] = {0xFF * 16} となるシングルオーナーシナリオで構成されています。 hseDebugCardCmd_t の ownerId フィールドも 0xFF * 16 に設定すべきでしょうか？ それとも、デバイスオーナーのインストール時に設定された特定の値と一致させる必要があるのでしょうか？ --- [Q2]hseDebugCardCmd_t APP_CHALLENGE後に送る必要があるのか、それともhseDebugAuthorizeProofProvCmd_tの代わりに送る必要があるのか? RMによると:「APPベースのオプションでは、デバッグ信号はデバッグカード認証(hseDebugCardCmd_t参照)のみ有効かつ承認されます(フィールドは無視されます)。」 現在のフロー： 1. AUTH_MODE_REQ (DEBUG_TARGET=0x1B) 2. rx_authmode → HSE_DEBUG_WAITING_RESPONSE_TO_CHG を受信しました 3. APP_CHALLENGE → rx_challenge (32バイト受信) 4. hseDebugCardCmd_t を直接送信します (hseDebugAuthorizeProofProvCmd_t はスキップされます) 5. HSE2が応答しなくなる（T32がCARD_REQUESTのFLAG_ENDでハングアップする） hseDebugAuthorizeProofProvCmd_t (appChallengeAuth = AES256-CMAC) は、hseDebugCardCmd_t より前に送信する必要がありますか？ それとも、ProofProvなしでrx_challengeの直後にhseDebugCardCmd_tを送信すべきでしょうか？ --- [Q3]MAC方式を使用する場合、hseDebugCardTag_tの正しい認証タグ(authTag)計算方法は何ですか? 私たちは以下を使用しています： authScheme.macScheme.macAlgo = HSE_MAC_ALGO_CMAC (0x11) authTag = AES256-CMAC(key=ADKP, data=Challenge[32 bytes]) 認証長 = 16 この計算は正しいですか？あるいは、CMACの入力には追加のフィールド（OID、ドメインマップなど）を含めるべきでしょうか？ --- [Q4]hseDebugCardCmd_tの正しいパケット構造は何ですか? RMバイトマップに基づくと、現在の実装は次のようになります。 パケット 1 (32 バイト): KRI(4B) + CMD(4B=0x5DCDEB77) + OID(16B=0xFF*16) + AuthScheme(8B=CMAC) パケット 2 (32 バイト): enabledDebugDomainMap(bit27=0x08000000) + padding(28B) パケット 3: debugDomainMapping(4B) + numOfAllowedUids(2B) + reserved(2B) + authLen(2B) + reserved(2B) + authTag(256B) この構造は正しいですか？HSE2はOIDフィールド（0xFFバイト）を受信した後に応答を停止します。 --- CANメールアドレスを教えていただけませんか?CRS認証用のCMMファイルを送付します。 BRs。 Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP こんにちは、 ご提案ありがとうございます。ご要望に応じて、CRS(APP)のSecure Debug認証の問題を追跡するために新しい投稿を作成しました。 [S32N55 HSE2 — CRS(APPドメイン)セキュアデバッグ認証(hseDebugCardCmd_t経由) (上記のタイトルをNXPコミュニティで検索してください) この問題が現在、お客様の配達スケジュールを妨げています。できるだけ早く新しい投稿をご覧いただけますか? CMMスクリプト（crs_auth.cmm）ログファイルは新しい投稿に添付されています。 緊急のサポートに心より感謝いたします。 Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP こんにちは、 @EddiePark 投稿ありがとうございます。 S32N55プラットフォームのSecure Debug認証が、SDC-600経由でADKP(HSE_OTP_FOEM_ADKP_ATTR_ID)を用いてFSSドメインデバッグ認証を成功裏に実装したことを嬉しく思います。 引き続き、新しい問題の詳細確認をお手伝いいたします。添付のCMMスクリプトとログを確認できなかったことをお詫び申し上げます。よろしければ、再度アップロードして共有していただけますでしょうか？ BR チェイン Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP こんにちは、 @EddiePark ご返信ありがとうございます。 この投稿には既に6つの質問があり、調査には比較的長い時間がかかる可能性があります。効率を向上させるため、追加の質問については、追跡用の新しい投稿を作成することをお勧めします。 ご指摘のとおり、確認用のスクリプトやログが添付されているとのことですが、投稿には見当たりません。再度アップロードしていただけますでしょうか？ BR チェイン Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP こんにちは、 @EddiePark ご返信ありがとうございます。 1.いつも通り、ご質問にできる限りサポートいたします。 2. 緊急の問題であることは理解していますが、前回のサポートで述べたように、S32N55はまだプリプロダクション段階にあり、コミュニティチャネルでのサポートはまだされていません(この期間中は、効率化を加速するために直接FAE/代理店に連絡することをお勧めします)そのため、返信には比較的長い時間がかかります。さらに、 LC Advancedによるセキュアデバッグは通常、比較的開発の後期段階にあり、近年もドキュメントやサンプルは限られています。 ご迷惑をおかけして申し訳ございません。 BR チェイン

Temperature condition for IMX95LPD5EVK measurements Hi, Going through the AN14449 document, I cannot find the temperature condition for the measurements? Was the heat-sink mounted? Was the fan mounted and running? What ambient temperature was used? Re: Temperature condition for IMX95LPD5EVK measurements Hello,  The board was tested as it is. The Note: In the used BCU software tool, measurements are performed using the on-board measurement circuitry and these measurements are taken at room temperature without thermal forcing equipment. Only means it was tested on ambient temperature, it wasn't tested in a chamber room but the board keeps the heatsink and fan. 

NXPには外部メモリでtflite NPUモデルを動かすチュートリアルはありますか? NXPが外部にNPUモデルをeiqで動かす記事tflm_label_image_ext_mem例メモリ https://docs.nxp.com/bundle/AN14700/page/topics/external_memory.html を見ました EIQ例については言及だけで、外部メモリの新しいNPUモデルに適用する例をどのように修正するかの詳細は触れられていませんでした。一方、NXPはSRAM上で新しいNPUモデルを動かすためのソースコード変更の詳細なガイドラインを https://docs.nxp.com/bundle/AN14700/page/topics/Note_about_the_source_code_in_the_document.html 現在、外部メモリ上でNPUモデルを展開したいと考えています。 詳細なガイドラインをお持ちでしたら、ぜひ共有してください。 よろしくお願いします。 Re: Does NXP have any tutorial to run tflite NPU model on external memory? こんにちは、 @nnxxpp さん。 私たちの製品にご関心を寄せ、コミュニティをご利用いただき、本当にありがとうございます。 外部メモリからNPUモデルを実行したい場合は、通常のSRAMベースのtflm_label_image例ではなく、tflm_label_image_ext_mem例から始めることをお勧めします。 詳細については、tflm_label_image_ext_mem MCUXpresso SDKのドキュメントをご参照ください。 tflm_label_image_ext_mem — MCUXpresso SDK ドキュメント お役に立てれば幸いです。 よろしくお願いいたします。 5月

IMX8MP secondary image boot Does IMG_CNTN_SET1_OFFSET secondary image boot (RM 6.1.6.2) work for ECSPI ("SPI") NOR boot on i.MX8MP, or only for FlexSPI NOR (and SD/eMMC)? Table 6-28 lists "SPI" and "FlexSPI NOR" as separate boot devices, and the secondary-offset valid values are stated only "for FlexSPI NOR boot." Re: IMX8MP secondary image boot Hello, Your understanding is wrong, the IMG_CNTN_SET1_OFFSET secondary image boot also work for SPI devices, only with a different offset: For FlexSPI = the valid values are: 0, 1, 2, 3, 4, 5, 6, and 7 For SPI = Secondary boot is disabled if fuse value is bigger than 10, n = fuse value bigger than 10. • n == 0: Offset = 4MB • n == 2: Offset = 1MB • Others & n <= 10 : Offset = 1MB*2^n Re: IMX8MP secondary image boot Thanks — that clears up the offset mapping. Two follow-ups so we can reproduce it on our i.MX8MP board (boot NOR on ECSPI2, OPEN / non-HAB config, fuse read 2 1 = 0 → n=0 → 4 MB): What triggers the ROM to switch to the secondary image on SPI NOR? Is it any invalid primary boot header / failed image parse, or specifically a HAB authentication failure? In other words, does secondary-image boot work in open (non-secured) configuration, or only when the device is HAB-closed? Does it fall back on the same reset, or does it require a power cycle / a second reset (persistent-boot style)? Must the secondary image at the 4 MB offset be a separately-built bootable image (its own IVT/boot data for that offset), or is a byte-identical copy of the primary sufficient?

モデルのサイズが1MBに制限されているのはなぜですか？ MIMRT700（NPUモデル）上で、サンプルtflm_cifar10のモデルを実行しました。プログラムを作成する際、モデルのサイズとそれに対応する領域のサイズを確認することができました。 多くの場合、領域のサイズは1MBです。私の理解では、モデルのサイズは1MBに制限されています。それで合っていますか？ この点が理解できませんでした。MIMRT700 EVKに関する情報は以下のとおりです。 MIMRT700 EVKのどこにモデルが保存されているのか分かりません。では、領域サイズとして1MBというのはどこにあるのでしょうか？これはモデルサイズの実際の制限ですか？あるいは、いくつかの方法でモデルのサイズを大きくすることもできます。 この問題について何かご意見はありますか？1MBを超えるより大きなモデルをデプロイしようとしているからです。ご返信をお待ちしております。ありがとう。 Re: Why model size is limited at 1 MB? @mayliu1 どうもありがとう。領域サイズを設定することで、モデルのサイズを大きくできるということが分かりました。 または、外部メモリでより大きなモデルを実行したい場合は、こちらのドキュメントを参照してください。https://docs.nxp.com/bundle/AN14700/page/topics/external_memory.html Re: Why model size is limited at 1 MB? こんにちは、 @nnxxpp さん。 弊社製品にご関心をお寄せいただき、また弊社のコミュニティをご利用いただき、誠にありがとうございます。 Q: MIMRT700 EVK のどこにモデルが保存されているのか分かりません。では、領域サイズとして1MBというのはどこにあるのでしょうか？これはモデルサイズの実際の制限ですか？あるいは、いくつかの方法でモデルのサイズを大きくすることもできます。 この問題について何かご意見はありますか？1MBを超えるより大きなモデルをデプロイしようとしているからです。 A：modeldataに表示されている1MBは、RT700のハードウェア上の制限ではありません。 これはサンプルプロジェクトで使用されているデフォルトのリンカー割り当てにすぎません。 より大型のモデルの場合、この割り当てはプロジェクト設定で調整でき、さらにストレージが必要な場合は外部XSPIフラッシュを使用することもできます。 より詳細な情報については、AN14700を参照してください。 https://docs.nxp.com/bundle/AN14700/page/topics/introduction.html つまり、RT700は本来1MBモデルに限定されるものではない。より大規模なNPUモデルは、モデルデータメモリの割り当てを増やすか、適切な変換オプションを使用してモデルを外部XSPIフラッシュに配置することによってサポートされます。 お役に立てれば幸いです。 よろしくお願いいたします。 メイ・リウ Re: Why model size is limited at 1 MB? @mayliu1 この話題をもう一度開きたいと思います。今はRT700でより大きなモデルを展開しようとしています。下の画像は、小型モデルでプログラムを構築する際にキャプチャしたものです。 メモリ領域が4つあることが分かりました。 - QSPI_flash: 外部メモリ - SRAM: chatgpt に問い合わせたところ、プログラム実行時のデータ (.data、.bss、スタック、ヒープ）。それは正しいですか？ - NCACHE_REGION: 入力、中間出力、出力すべてにおいて、同じktensorArenaを使用します。 - モデルデータ:モデルの重みを節約するため SDKの例をインポートするとメモリ構成で確認できます。これは、SRAM、NCACHE_REGION、およびSRAMからのモデルデータ（7.5 MB）を意味します。 NCACHE_REGIONとモデルデータは 0x2000_0000 から 0x2058_0000(5.5MB)に配置されるべきで、NPUがアクセス可能な最適なSRAM領域を得ることができます。 しかし、SRAM（SRAMと命名）の位置は0x20080000 （2番目の画像）です。==> また、 0x2000_0000から0x2058_0000の範囲にもあります。デフォルトでは約2.5MBに設定されています。つまり、 NCACHE_REGION + modeldata は(5.5 - 2.5) = 3 MB 未満でなければならないということです。 私のモデルサイズは約3.5MBです。それに加えて、モデルを外部メモリ上で特定できる(推論時間が長くなります)が、NPUがアクセスできるメモリ領域(3.5MB)にモデルを配置する方法はどうすればいいのでしょうか? 画像1、2の「SRAM」領域を縮小できるのか、それとも別のRAMエリア(7.5 - 5.5 = 2 MB - 画像3の最後の領域)に移動できるのか気になっています。 そして「SRAM」領域の大きさをどうやって推定すればいいのでしょうか?下の画像では15560 Bです。 質問が長くてすみません。 Re: Why model size is limited at 1 MB? こんにちは、 @nnxxpp さん。 返信が遅くなり申し訳ありません。 もしよろしければ、新しい問題のために新しいケースを作成してもらえますか? ご理解とご協力ありがとうございます。 よろしくお願いいたします。 5月 Re: Why model size is limited at 1 MB? @mayliu1 おはよう。 もしかしたら、私が上に投稿した新しい質問を見逃したのかもしれませんね。 Re: Why model size is limited at 1 MB? @mayliu1 はい、わかりました。新しい課題を作成させてください。ありがとう。 Re: Why model size is limited at 1 MB? 問題が解決したとのこと、よかったです。 返信が遅くなり申し訳ありません。ご理解いただきありがとうございます。 Re: Why model size is limited at 1 MB? @mayliu1 問題は解決しました。NPU用のSRAMは5.5MBの範囲から特定できます。modeldataとkTensorArenaを5.5MBの領域に配置したところ、うまくいきました。推論時間は良好です。 でも、もし私の質問に答えていなければ、SO私はすぐに仕事を終わらせるCAN。ありがとう。 Re: Why model size is limited at 1 MB? はい。良い一日を。

S32K388 GMAC0 lwIP FreeRTOS S32DS36 RTD600 デバッグエラー 親愛なる 1. 元のプロジェクトは S32DS3.5 + RTD5.0.0 ビルドに基づいて開発されました。OK & 実行OK 2. 開発には基本RTD 6.0.0が必要です。開発環境：S32DS 3.6.2 + RTD 6.0.0 + TCPIP_STACK_3.0.0 + FreeRTOS_11.1.0_6.0.0 3. RTD5.0.0とRTD6.0.0には大きな違いがあるため、元のRTD5.0.0に基づいたプロジェクトは使用できません。代わりに、フォーラムで提供されているサンプルコードを参照してください（例：S32K388 GMAC0 lwIP FreeRTOS S32DS 3.6.1 RTD600 ）。 4. ハードウェアプラットフォームに応じて、対応するPINを以下のように変更してください。          5. サンプルコードのデバッグを行った結果、以下のような初期化手順の一部が失敗していることが判明しました。    6. 対応するコードがマスクされている場合、プログラムは実行できますが、PHYアドレスを見つけることはできません。 添付ファイルにはデバッグ用の例が含まれています。フォーラムで提供されている参照例が変更されているのか、私がPIN定義だけを変更したのか、あるいは他の設定エラーがあるのかが分かりません。 Re: S32K388 GMAC0 lwIP FreeRTOS S32DS36 RTD600 Debug Error こんにちは、 あなたが参照したコミュニティの例と比較すると、MDIO/MDCピンのみを変更したようですね。 これはつまり、ご自身で設計されたカスタムボードを使用しているということですか？ S32K388EVB-Q289であなたのプロジェクトをテストし、MCUの初期化は無事完了しました。 PHYアドレスは検出されませんでした。なぜならMDIO/MDC信号がEVB上の異なるピンに接続されているからです。MDIO/MDCピンをPTD16/PTD17に変更したところ、PHYアドレスが正しく取得できた。 BR、ペトル Re: S32K388 GMAC0 lwIP FreeRTOS S32DS36 RTD600 Debug Error こんにちは、ペトルス こんにちは。おっしゃる通りです。確かに私は独自のハードウェアプラットフォームを使用しています。RTD 5.0.0のデバッグ中に、公式サイトに掲載されているサンプルコードを使用してpingを正常に実行できました。 RTD 6.0.0を実際に使用した際も、主にPINを変更してコードを見つけるという同じ手順を踏みました。 プログラムの実行に失敗しました。添付ファイルは、私のハードウェアRTD 5.0.0（S32DS3.5 + RTD 5.0.0 + TCPIP_STACK_2.0.0）に基づいており、pingを実行できます。サンプルコードは問題ないのですが、クロックの設定が間違っているのではないかと考えています。何かアドバイスをいただけないでしょうか？

RT1189 - 2 octal 166MHz HyperRAMs on SPI1 to create 16-bit wide bus? The RT1180 RM shows a Parallel FlexSPI configuration wherein two octal HyperBus memories on SPI1 to A_D7..0 and B_D7..0 to form a 16 bit wide bus.  See pages 2243 & 2244, Table 196, 6th row down which is the only entry where Effective Bus Size is listed as 16bit.  If this actually works, the max data transfer rate should be 166 MHz x 2 bytes x 2 transfers per clock period = 644 MB/s. Has anyone tried this configuration? If yes, does it work and what was the actual performance? Thanks! Re: RT1189 - 2 octal 166MHz HyperRAMs on SPI1 to create 16-bit wide bus? Hi @DoubleD , Thanks for your interest in NXP MIMXRT series! RM lists the 2×8b parallel connection mode for FLEXSPI1, but no verified RT1180 dual-HyperRAM 16-bit parallel example/benchmark was found in public resources like SDK demos or ANSW. And theoretical raw line rate is 664 MB/s, but it must not be used as guaranteed bandwidth. This use case may require users to test it on a custom board. We apologize for any inconvenience this may cause at this stage. Best regards, Gavin Re: RT1189 - 2 octal 166MHz HyperRAMs on SPI1 to create 16-bit wide bus? Update: The previous reply based on the description in RM. Afterward, I reconfirmed this with internal team of experts, and the conclusion is as follows: 1. FlexSPI1 supports this connection method; 2. However, performance cannot reach the theoretical upper limit. It is only about 20% to 30% faster than a single-chip HyperRAM. Best regards, Gavin

S32J100ではMCU_performresetは発生していません こんにちは、 Mcu_performReset機能を使ってコントローラをリセットしようとしていますが、PCはリセット機能から出てきて、このリセット機構Power_Ip_Specific_RequestPerformReset()を扱う機能には機能リセットか破壊リセットかのデータがありません。S32DSの設定を試みましたが、問題は解決しません。 私はSW32J100_RTD_R23-11_0.8.0_CD04_HF01、S32DSバージョン3.6.7を使用しています。 どこで間違っているのか教えてもらえますか? ありがとうございます アモル Re: MCU_performreset is not happening in S32J100 こんにちは、 @PavelL さん。 状況は理解しました。この件については現場のエンジニアに連絡します。 サポートありがとうございます。 よろしくお願いいたします。 アモル Re: MCU_performreset is not happening in S32J100 こんにちは、 @Ajadhav5 さん。 現在お手元にある製品、まだ正式に発売されていないNPI(新製品導入)についてお手伝いしています。 これらの製品の早期アクセス権を得たお客様は、現場エンジニアを割り当てていることにご注意ください。指定されたフィールドエンジニアが、この製品に関する問題や懸念、問い合わせの主要なサポートチャネルとなります。 正式リリース後、オンラインサポートチームは本製品に対してより幅広いサポートを展開していきます。それまでは、私たちは必要な支援を提供する体制が整っていません。 このマターについてご理解いただけるとありがとうございます。今後もパートナーシップをさらに深めていきたいと思います。ご質問があれば、ぜひフィールドエンジニアにご連絡いただくか、私と私のチームに直接お問い合わせください。 ご理解いただきありがとうございます。 よろしくお願いいたします。 パベル

IMX95LPD5EVK测量的温度条件 您好， 查阅AN14449文档后，我找不到测量所需的温度条件？散热器安装好了吗？风扇安装好了吗？运转正常吗？环境温度是多少？ Re: Temperature condition for IMX95LPD5EVK measurements 你好， 板按原样进行了测试。 注：在所使用的BCU软件工具中，测量是使用板载测量电路进行的。 这些测量是在室温下进行的，没有使用任何热力设备。这只是意味着它在环境温度下进行了测试，而不是在恒温箱中进行了测试，但电路板保留了散热片和风扇。

Does NXP have any tutorial to run tflite NPU model on external memory? I see that NXP has this article about running NPU model on external with eiq tflm_label_image_ext_mem example memory https://docs.nxp.com/bundle/AN14700/page/topics/external_memory.html It only mentioned about eiq example, but did not mention details how to modify this example for new NPU models on external memory. In opposite, NXP have very detailed guideline how to modify source code to run new NPU models on SRAM https://docs.nxp.com/bundle/AN14700/page/topics/Note_about_the_source_code_in_the_document.html Currently, I want to deploy NPU model on external memory. If you have detailed guideline, please share with us. Thank you. Re: Does NXP have any tutorial to run tflite NPU model on external memory? Hi @nnxxpp , Thank you so much for your interest in our products and for using our community. If you want to run the NPU model from external memory, I suggest starting from the tflm_label_image_ext_mem example instead of the normal SRAM-based tflm_label_image example. Please refer to the tflm_label_image_ext_mem MCUXpresso SDK documentation for more details. tflm_label_image_ext_mem — MCUXpresso SDK Documentation Wish it helps you Best Regards May

IMX8MPセカンダリイメージブート IMG_CNTN_SET1_OFFSETセカンダリイメージブート（RM 6.1.6.2）は、i.MX8MP上のECSPI（"SPI") NORブートで動作しますか、それともFlexSPI NOR（およびSD/eMMC）のみで動作しますか？表6-28では、「SPI」と「FlexSPI NOR」が別々のブートデバイスとして記載されており、セカンダリオフセットの有効値は「FlexSPI NORブートの場合」にのみ記載されています。 Re: IMX8MP secondary image boot こんにちは、 あなたの理解は間違っています。IMG_CNTN_SET1_OFFSETセカンダリイメージブートはSPIデバイスでも動作しますが、オフセットが異なります。 FlexSPI の有効な値は、0、1、2、3、4、5、6、および 7 です。 SPI の場合、ヒューズ値が 10 より大きい場合、セカンダリ ブートは無効になります。n = ヒューズ値が より大きい場合 10. • n == 0: オフセット = 4MB • n == 2: オフセット = 1MB • その他 & n <= 10 : オフセット = 1MB*2^n Re: IMX8MP secondary image boot ありがとうございます。これでオフセットマッピングの問題が解決しました。i.MX8MPボード上で再現するために2つのフォローアップです(ECSPI2でNOR起動、OPEN/非HAB設定、ヒューズ読み取り2 1 = 0 → n=0 → 4MB): ROMがSPI NORのセカンダリイメージに切り替わるトリガーは何ですか?これは無効なプライマリブートヘッダーやイメージ解析失敗、それとも特定のHAB認証失敗なのでしょうか?つまり、セカンダリイメージブートはオープン（非セキュア）構成でも機能するのか、それともデバイスがHABで閉じられている場合にのみ機能するのか？ 同じリセット手順にフォールバックするのか、それとも電源のオンオフ／2回目のリセット（永続起動方式）が必要になるのか？ 4MBオフセットにあるセカンダリイメージは、別途構築されたブート可能なイメージ（そのオフセット用の独自のIVT/ブートデータ）である必要がありますか、それともプライマリイメージとバイト単位で同一のコピーで十分ですか？

S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP Hi We are working on Secure Debug authentication for the S32N55 platform and have successfully implemented FSS domain debug authorization using ADKP (HSE_OTP_FOEM_ADKP_ATTR_ID) via SDC-600. We are now trying to extend this to the CRS domain (HSE_DEBUG_DOMAIN_APP = 0x1B) and have the following questions: --- [Q1] Is ADKP usable for CRS domain Secure Debug authentication? After provisioning ADKP via HSE_OTP_FOEM_ADKP_ATTR_ID, is it possible to use the same ADKP for CRS domain (APP) Secure Debug authentication via HSE_DEBUG_CMD_APP_CHALLENGE? --- [Q2] Does SetOwnerDebugKeyMap() need to be called separately per MU (FSS MU vs CRS MU)? Per the RM description of hseOwnerDebugKeyMapConfig_t: "This service is called for each installed device owner individually from an owning MU. HSE FW assumes the owner identity based on the MU this service request is sent to." Our current implementation calls SetOwnerDebugKeyMap() (HSE_SRV_ID_DEBUG_KEY_MAPPING) only through FSS MU (MU0), mapping aOwnerAuthRef[0] = HSE_OTP_KEY_FOEM_ADKP. - Is a separate SetOwnerDebugKeyMap() call required through the CRS MU for CRS domain authentication? - If so, which MU number should be used for the CRS domain on S32N55? --- [Q3] Does SetOwnerDebugKeyMap() need to be called on every boot? The RM states: "Only the numOfAuthorizationRefEntries and numOfAuthenticationRefEntries are logged, rest of the entries are ignored." This implies the key mapping is volatile and not stored in NVM. Does this mean SetOwnerDebugKeyMap() must be called on every boot (after SU rights are granted) for both FSS and CRS domains? --- [Q4] Correct keyRef value for APP_CHALLENGE In hseDebugAuthorizeStartCmd_t, the keyRef field references the index mapped via hseOwnerDebugKeyMapConfig_t. Since we map aOwnerAuthRef[0] = HSE_OTP_KEY_FOEM_ADKP, we send keyRef = 0x00 for CRS domain authentication. Is this correct? --- [Q5] Response size and packet structure for APP_CHALLENGE Per hseDebugAuthorizeProofProvCmd_t byte map, the packet structure is always 32 bytes (2 packets x 8 words). HSE_CR_APP_RESPONSE_SIZE = 16U vs HSE_CR_FSS_OR_HSE_RESPONSE_SIZE = 32U. For APP_CHALLENGE, should the host send: - 16 bytes of AES-encrypted response + 16 bytes of zero padding = 32 bytes total? - Or only 16 bytes? Currently, after sending FLAG_START + DebugSignalMap(4 bytes) + Response(16 bytes) + FLAG_END, HSE2 does not respond and T32 hangs waiting indefinitely. When we send 32 bytes (16-byte response + 16-byte zero padding), we observe the same hang. --- For reference: - Sherpa_Cdd_AllocateChannel() always allocates MU0 (FSS) - SetOwnerDebugKeyMap(): aOwnerAuthRef[0] = HSE_OTP_KEY_FOEM_ADKP (0x00000302), called with SU rights - crs_auth.cmm: DEBUG_TARGET=0x1B, OID=0xFF*16, keyRef=0x00 - AUTH_MODE_REQ passes successfully (HSE_DEBUG_WAITING_RESPONSE_TO_CHG received) - Challenge received: 32 bytes - After sending Response, no ACK (0x4A4A4A4A) received from HSE2 Please see the attached CMM script and log for reference. Thank you in advance. Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP Hello, Thank you for your suggestion. As requested, I have created a new post to track the CRS (APP domain) Secure Debug authentication issue: [S32N55 HSE2 — CRS (APP Domain) Secure Debug Authentication via hseDebugCardCmd_t] (Please search the title above in NXP Community) This issue is currently blocking our customer delivery schedule. Could you please review the new post at your earliest convenience? The CMM script (crs_auth.cmm) and log file are attached in the new post. Thank you very much for your urgent support. Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP Hello, Thank you for your response.  We have additional questions regarding hseDebugCardCmd_t implementation for CRS (APP) domain Secure Debug authentication on S32N55. --- [Q1] Is the Owner ID (ownerId) in hseDebugCardInfo_t the same value as provisioned via hseOwnerDebugKeyMapConfig_t? Our device is configured in single-owner scenario where Fss_Firmware_au8Oid[] = {0xFF * 16}. Should the ownerId field in hseDebugCardCmd_t also be set to 0xFF * 16? Or does it need to match a specific value provisioned during Device Owner installation? --- [Q2] Does hseDebugCardCmd_t need to be sent after APP_CHALLENGE, or instead of hseDebugAuthorizeProofProvCmd_t? Per RM: "For APP based options, debug signals are enabled and authorized only through the debug cards authentication (see hseDebugCardCmd_t)(field is ignored)." Our current flow: 1. AUTH_MODE_REQ (DEBUG_TARGET=0x1B) 2. rx_authmode → HSE_DEBUG_WAITING_RESPONSE_TO_CHG received 3. APP_CHALLENGE → rx_challenge (32 bytes received) 4. hseDebugCardCmd_t sent directly (skipping hseDebugAuthorizeProofProvCmd_t) 5. HSE2 stops responding (T32 hangs at FLAG_END of CARD_REQUEST) Should hseDebugAuthorizeProofProvCmd_t (appChallengeAuth = AES256-CMAC) be sent BEFORE hseDebugCardCmd_t? Or should hseDebugCardCmd_t be sent directly after rx_challenge without ProofProv? --- [Q3] What is the correct Authentication Tag (authTag) computation for hseDebugCardTag_t when using MAC scheme? We are using: authScheme.macScheme.macAlgo = HSE_MAC_ALGO_CMAC (0x11) authTag = AES256-CMAC(key=ADKP, data=Challenge[32 bytes]) authLen = 16 Is this the correct computation? Or should the CMAC input include additional fields (OID, domain map, etc.)? --- [Q4] What is the correct packet structure for hseDebugCardCmd_t? Based on the RM byte map, our current implementation: Packet 1 (32 bytes): KRI(4B) + CMD(4B=0x5DCDEB77) + OID(16B=0xFF*16) + AuthScheme(8B=CMAC) Packet 2 (32 bytes): enabledDebugDomainMap(bit27=0x08000000) + padding(28B) Packet 3: debugDomainMapping(4B) + numOfAllowedUids(2B) + reserved(2B) + authLen(2B) + reserved(2B) + authTag(256B) Is this structure correct? HSE2 stops responding after receiving the OID field (0xFF bytes). --- Could you please let me know your email?  I will send you cmm file for crs auth. BRs. Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP Hello, @EddiePark  Thanks for your post. Pleased to hear that the Secure Debug authentication for the S32N55 platform have successfully implemented FSS domain debug authorization using ADKP (HSE_OTP_FOEM_ADKP_ATTR_ID) via SDC-600. I will continue to help check with the details for your new issues, sorry that I did not see the attached CMM script and log for reference, would you mind uploading them again to share with us? BR Chenyin Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP Hello, @EddiePark  Thanks for your reply. There are already 6 questions existed in this post, and may take a relative long time to investigate, in order for improving the efficiency,  for additional questions, I suggest creating a new post to track. And as you mentioned, there would be scripts/logs attached for checking, but I do not see in your post, may I know if they would be uploaded again? BR Chenyin Re: S32N55 HSE2 — CRS(APP) Domain Secure Debug Authentication using ADKP Hello, @EddiePark  Thanks for your reply. 1. As always, we will try our best to support your queries. 2. I understand it is a urgence issue, but as what I had mentioned in previous support, S32N55 is still in pre-production phase, it is not yet supported via the community channel, (during this period, we suggest directly contacting your FAE/Distributor to accelerate the efficiency)so it would take relative long time to reply, furthermore, the secure debug with LC advanced is usually at a relatively late stage of development, the document/samples are still limited in recent term. Sorry for your inconvenience. BR Chenyin

MCUxpresso 中的 SIM 宏激活 我正在接手一个旧项目，该项目最初使用 KDE 版本，后来使用 mcuexpresso 进行了修改。 我下载了最新版本的 IDE，并使用 SDK2.11.0 为我的 FRDM_K64F 板创建了一个新的 C/C++ 项目。 我正在从旧项目中复制代码，因为它包含了很多我不再需要的东西，而我正在尝试在新项目中从头开始构建。 我粘贴的第一段代码是端口初始化代码。 问题是，编译时所有硬件引用都出现“未定义”错误： ./source/Frere_2016.c:52:1: 错误: 未声明的“SIM_SCGC5”（在此函数中首次使用） 52 | SIM_SCGC5 |= SIM_SCGC5_PORTA_MASK; // 使能端口 A 时钟门 C 我已经解压了SDK，但没有任何变化。 看来原始源代码中肯定有一些我没有复制的赋值语句，但这应该可以通过以下方式在新项目中实现： #include #include "board.h" #include "peripherals.h" #include "pin_mux.h" #include "clock_config.h" #include "fsl_debug_console.h" 我甚至尝试添加了 #include "MK64F12.h"，但仍然无效。 非常感谢您的帮助！ 谢谢！ 奈杰尔 于是我开始了。 Re: SIM Macro activation in MCUxpresso 你好@ve3id 编译错误发生的原因  SIM_SCGC5  这是一个旧的 Kinetis 寄存器符号；在 MCUXpresso SDK 2.x 的 FRDM-K64F 版本中，您应该使用  SIM->SCGC5  类似地，将其他硬件寄存器引用转换为  PERIPHERAL->REGISTER  句法。 针对您的特定线路，进行更改 SIM_SCGC5 |= SIM_SCGC5_PORTA_MASK ； 到 SIM->SCGC5 |= SIM_SCGC5_PORTA_MASK； 谢谢！ BR 爱丽丝 Re: SIM Macro activation in MCUxpresso 非常感谢你，爱丽丝。你知识渊博，做起来却毫不费力！ 现在我可以继续我的项目了。 🙂 干杯 奈杰尔

Best IPTV Service 2026 – The Most Reliable IPTV Provider I Tested This Year Television streaming has changed significantly over the last few years. As cable prices continue to rise, more people are looking for affordable alternatives that provide access to live TV, sports, movies, and international entertainment without long-term contracts or expensive monthly bills. web site official  : 4Kiptvusa The biggest challenge is finding an IPTV provider that delivers consistent performance. Many services advertise thousands of channels and premium features, but users often encounter buffering, offline channels, poor picture quality, and unreliable servers after subscribing. After evaluating multiple IPTV services across Firestick, Android TV, Smart TVs, and mobile devices, one platform that consistently delivered a smooth experience was 4Kiptvusa.online Rather than focusing only on channel numbers, 4Kiptvusa.online appears to prioritize streaming quality and reliability. For most viewers, stable streams and quick channel loading times are far more important than having access to thousands of channels that rarely function properly. Video quality is one of the areas where the service performs well. HD channels appear clear and detailed, while supported 4K content provides a sharp viewing experience on larger screens. This difference becomes especially noticeable during live sports, action movies, and premium entertainment broadcasts. Peak viewing hours are often where IPTV services struggle. Major football matches, basketball games, combat sports events, and other high-demand broadcasts can overload weaker systems. During testing, 4Kiptvusa.online maintained stable playback and reliable performance during busy periods, helping viewers avoid the interruptions commonly experienced with lower-quality IPTV providers. The platform offers a broad range of content, including live sports channels, entertainment networks, movies, TV series, news channels, documentaries, kids programming, and international content from various regions. The video-on-demand library is updated frequently, giving subscribers access to popular releases and trending content. Re: Best IPTV Service 2026 – The Most Reliable IPTV Provider I Tested This Year Hi nigmatv Thank you for reaching out to NXP and for your interest in our products. Could you please let us know if your inquiry is related to any specific NXP product or device? We would be happy to assist you further if so. Pls review our NXP website to find which part do you need:  https://www.nxp.com/ If your question is not related to NXP products, we’re afraid we may have limited ability to provide detailed support in this case. We truly appreciate your understanding. Please feel free to share more details if applicable — we’re always glad to help where we can. Have a nice day.

MLB The Show 26: Ultimate Guide to Unlocking 96 OVR Ronald Acuña Jr. If you are looking to inject some serious power and speed into your Diamond Dynasty squad without spending a single Stub, you need to fire up your console right now. The limited-time June Countdown Program is officially in its final hours, expiring tonight, June 30, 2026, at 11:59 PM PT. Sitting right at the 100-point checkpoint of this program is the highly coveted 96 OVR Awards Series Ronald Acuña Jr. This Red Diamond center fielder is an absolute game-changer for budget squads and god-squads alike. If you miss tonight's deadline, your only option will be pulling out your virtual wallet and buying him off the Community Market. To help you secure this card before the clock runs out, here is a step-by-step breakdown of how to navigate the program efficiently, along with a deep dive into whether this card lives up to the hype. Step 1: Mind the Gate (Understand the Non-Stacking Tiers) Before you jump into a game and start hacking away, you need to understand the program’s most critical mechanic: the strict gated tier structure. Progress in the June Countdown Program does not stack across locked categories. The program is broken into distinct folders, starting with the Easy Missions. Any stats or Parallel XP (PXP) you accumulate that would normally count toward the Medium or Hard tasks are completely wasted if you haven’t officially unlocked that folder yet. Focus 100% of your attention on clearing the Easy tier first. Do not worry about long-term stat accumulation until you hit that first gate. Step 2: Knock Out the Easy Missions The path to Acuña starts with the Easy folder, which requires a healthy mix of single-player and online multiplayer gameplay. The fastest way to clear this out is to head into Diamond Dynasty's competitive modes: Go Online First: Jump into Ranked Seasons, Battle Royale, or the current Events to knock out the two designated online multiplayer missions. Clean Up Offline: Once the online requirements are out of the way, clear the remaining baseline single-player stat and PXP requirements in casual modes. Hitting the 50 Program Point mark officially closes out the Easy phase. As a nice bonus, you will unlock the 95 OVR Standout Series Zack Britton to bolster your bullpen before moving on. Step 3: Grind the Medium Folder to 100 Points The moment you hit 50 points, the Medium Missions folder unlocks, and the real hunt for Acuña begins. You need another 50 points to reach the prize. Here is the most efficient strategy to blitz through it: Stack Your Lineup: Build a dedicated grinding squad loaded with high-power hitters. If the current active tasks include specific team missions (like Braves players), stack them accordingly. Play the CPU: Don’t sweat online play for this phase. Take your power-heavy squad into Mini Seasons or Play vs. CPU modes. Set the difficulty to Rookie or Veteran, play at a max-elevation custom stadium, and farm home runs and extra-base hits. Keep grinding until you hit that glorious 100 Program Point milestone, and the 96 OVR Awards Ronald Acuña Jr. will be officially added to your inventory. The Post-Unlock Grind: Don't Stop at 100 If you have some time left before the 11:59 PM PT deadline, do not stop playing once you get Acuña. The back half of the June Countdown Program features some of the most lucrative rewards we’ve seen all month: The 150-Point Milestone: Pushing through the final Hard Missions folder rewards you with a massive cash injection of roughly 75,000 to 86,000 Stubs. Massive XP Boosts: The later reward paths are loaded with massive chunks of Main XP—including a juicy 30,000 XP checkpoint—which will help you fly through your main 4th Inning XP Reward Path. Card Analysis: Is 96 OVR Acuña Worth the Sweat? If you are reading this too late or simply cannot finish the grind before tonight's deadline, Acuña is currently trading on the MLB The Show Community Market for roughly 49,000 to 60,000 Stubs. Is he worth the stubs or the late-night grind? Let’s look at the attributes: Contact (91 R / 87 L): Respectable and highly usable for casual, All-Star difficulty players. However, because his Vision sits at a low 65, his Plate Coverage Indicator (PCI) is noticeably small. If you play heavily on Hall of Fame or Legend difficulty in Ranked Seasons, you might find his PCI a bit unforgiving. Power (96 R / 105 L): Absolutely elite. He completely obliterates left-handed pitching and has more than enough pop to leave any park against righties. Speed (85): Excellent. He has the wheels to routinely stretch singles into doubles and possesses a high enough speed rating to lock down a premium stolen-base success rate. Defense & Arm (72 Fielding / 90 Arm): His 72 fielding rating makes him fairly average tracking down balls in the gaps. However, his 90 arm strength is an absolute weapon. Community analytics show that while he is listed as a Center Fielder, he actually rates out best in Right Field (RF) where you can maximize that absolute cannon of an arm. He also serves as a top-tier Designated Hitter (DH). Quirks: Acuña comes loaded with 5 Core Quirks, featuring elite hitting badges like Dead Red (massive boost when anticipating a fastball), Breaking Ball Hitter, and Unfazed (boosts hitting attributes when you have 2 strikes against you). Despite the lower vision, this card is an absolute monster in the current meta. The combination of elite power, game-breaking arm strength, and top-tier offensive quirks makes him an immediate starter for almost any Diamond Dynasty team. Get the grind finished tonight!