FRDM-MCX C162 Low Power Presence Detection Demo In this lab, we will learn how to connect and configure expansion boards on the Freedom MCXE 162, including a pressing sensor and a display. Hardware requisites: FRDM-MCXC162 Board Type C USB Cable MikroE OLED B/W Click display in I2C mode SparkFun Qwiic dToF Imager (TMF8820) Software requisites: IDE: Visual Studio Code 1.130.0 or later SDK: v26.06.00 Windows OS (It was used Windows 11 for this hands-on) This hands-on describes Expansion boards Lab Guide This video is currently being processed. Please try again in a few minutes. (view in My Videos) FRDM-Training Hands-On Training MCXC

FRDM-MCX C162 Firmware Binary Programming Lab In this lab, we will learn how to program a firmware binary onto the FRDM-MCXC162 development board. The lab will guide you through the complete firmware programming process, starting with the required hardware and software, and continuing with the development environment setup. Hardware requisites: FRDM-MCXC162 Board Type C USB Cable Software requisites: IDE: Visual Studio Code 1.130.0 or later SDK: v26.06.00 Windows OS (It was used Windows 11 for this hands-on) Link Server v25.5.59 Any Recent Phyton 3 Version Windows Command Prompt (CMD) This hands-on describes  Firmware Binary Programming Lab Guide This video is currently being processed. Please try again in a few minutes. (view in My Videos) FRDM-Training Hands-On Training MCXC

FRDM-MCX C162 Low Power Temperature Sensing Demo In this lab, we'll learn how to access Application Code Hub directly from Visual Studio Code, download a low-power sensing application, and run it on the FRDM-MCXC162. Hardware requisites: FRDM-MCXC162 Board Type C USB Cable Software requisites: IDE: Visual Studio Code 1.130.0 or later SDK: v26.06.00 Windows OS (It was used Windows 11 for this hands-on) This hands-on describes Low Power Temperature Sensing Lab Guide This video is currently being processed. Please try again in a few minutes. (view in My Videos) FRDM-Training Hands-On Training MCXC

FRDM-MCX C162 Low Power SDK Demo Lab In this lab, we will learn how to import and run a low-power SDK demo on the FRDM-MCXC162 development board. We will configure the application, build and debug the project, and use a serial monitor to control the available power modes. Hardware requisites: FRDM-MCXC162 Board Type C USB Cable Software requisites: IDE: Visual Studio Code 1.130.0 or later SDK: v26.06.00 Windows OS (It was used Windows 11 for this hands-on) This hands-on describes Low Power SDK Lab Guide This video is currently being processed. Please try again in a few minutes. (view in My Videos) FRDM-Training Hands-On Training MCXC

Example SJA1110 FreeRTOS lwIP S32K3-T-BOX S32DS 3.5 RTD 1.0.2 ********************************************************************************* * Detailed Description: * Updated the example lwip_FreeRTOS_SJA1110 for board S32K3-T-BOX * to enable ping from the command window, from all applicable ports * *ping 192.168.0.200 * *Pinging 192.168.0.200 with 32 bytes of data: *Reply from 192.168.0.200: bytes=32 time=2ms TTL=255 *Reply from 192.168.0.200: bytes=32 time=1ms TTL=255 *Reply from 192.168.0.200: bytes=32 time=1ms TTL=255 *Reply from 192.168.0.200: bytes=32 time=1ms TTL=255 * *Ping statistics for 192.168.0.200: * Packets: Sent = 4, Received = 4, Lost = 0 (0% loss), *Approximate round trip times in milli-seconds: * Minimum = 1ms, Maximum = 2ms, Average = 1ms * * Installed packages to S32DS 3.5 update 14: * SW32SJA11xx_S32DS_3.5.0_RFP_D2206.zip * SJA11XX_RTD_4.4_1.0.1_P02_HF01_D2510_DesignStudio_updatesite.zip * SW32SJA1110_XJA11XX_ETH_PHY_4.4_1.0.8_CD01_D2509_DesignStudio_updatesite.zip * SJA11XX_ETH_SWITCH_4.4_1.0.2_CD01_D2509_DesignStudio_updatesite.zip * SW32SJA11xx_FreeRTOS_11.1.0_0.8.0_CD2_D2411_DesignStudio_updatesite.zip * SJA11XX_TCPIP_2.0.0_CD01_D2510_DesignStudio_updatesite.zip * * EVB: * - All jumpers in default positions * - to enable Lauterbach TRACE32: S1.1 OFF and S1.2 ON -> 0b01 - NVM Boot - SPI Flash * * Configuration: * - Updated switch configuration * - Updated phy configuration * - Fixed Mcu/McuModuleConfiguration/McuPowerControlUnit - 1V8 and 2V5 * - Fixed Eth configuration * * * * - TCPIP stack: enabled UDP_ECHO, etc. * - Added DIO * - Added nvm_metadata * - MAC learning is disabled * - All ports initialized & tested * - 100BASE-TX * - 100BASE-T1 5x * - SGMII4 - SABRE port tested with TJA1120-SDBS * - added to the PHY list * - pin strapping: PHYADDR 6, SGMII PHY, Master - Enabled - XTAL * * - Disable BC_DOMAIN and FL_DOMAIN between port 0 (SJA1110 internal M7) * and port 2 (S32K3). This avoids flooding S32K3 traffic to the * internal M7 port, which was observed to make the SJA1110 local TCP/IP * stack stop responding. * * main.c * - Updated only the header * device.c * - Added LED routines * test.c * - Removed code that shuts down the TCP/IP stack after its predefined timeout * - Added RX/TX blinking LED * - Added debug stuff * - Commented out the code that initializes 2nd switch * * ----------------------------------------------------------------------------- * Test HW: S32K3-T-BOX * MCU: SJA1110 * Debugger: Lauterbach TRACE32 * Target: RAM or external FLASH (flash_image.bin generated) * EVB connection: any port <-> Media converter TE-1402 (100M Leader or 1000M Follower) (where applicable) <-> USB-to-Ethernet adapter <-> Laptop DELL, Windows 11

LX2160ARDB 上的 DDR 配置 - HX430C16FB3_32   我们正在使用 LX2160ARDB 参考板，并尝试在 DDR1 控制器上使用 32GB DDR4 RAM 模块。然而，在 CodeWarrior 的 DDR 内存控制器配置中，我们在“每个设备的动态随机存取存储器(DRAM) 配置”下找不到 32GB 设备的选项。 请问您能否就以下方面提供指导： 如何在 LX2160ARDB 上配置 32GB 内存的 DDR 内存控制器？ 验证此平台上的 32GB DDR 内存的步骤。 更新固件（如有必要）以支持 32GB DDR 内存的说明。 Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 嗨一平， 我们已将 RCW 文件 (rcw_2000_700_2900_19_5_2_sd.bin) 加载到 SD 卡中，在 DDR 配置面板中，读取 SPD完成后，出现“不支持的原始卡版本。请手动将 CLK 设置为 DQS 偏移值。” Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 要为 LX2160ARDB 配置 32GB DDR4 RAM，由于 CodeWarrior 没有直接选项，您需要使用 **NXP QorIQ 配置和验证套件 (QCVS)**。获取您的 32GB DIMM 的详细规格（密度、等级、器件宽度），并将其输入到 QCVS 中以生成自定义 DDR 控制器配置代码。然后必须将此代码**集成到最新 Layerscape 软件开发工具包 (LSDK) 的 U-Boot 引导加载程序**源代码中。构建 U-Boot 后，**将更新后的固件**刷入您的开发板。系统启动后，通过检查 U-Boot 启动信息并使用 `free -h` 等 Linux 命令来验证 32GB RAM。 Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 在 DDR 配置面板中，请选择“读取 SPD”和“DIMM”作为配置模式，然后单击“读取 SPD”从 SPD 读取参数并完成 DDR 项目创建。 创建 QCVS DDR 项目后，请检查所有“验证阶段”和“DDR 运行测试”，以便连接到目标板完成所有验证。 请参阅QCVS DDR工具用户手册。 https://www.nxp.com.cn/docs/en/user-guide/QCVS_DDR_User_Guide.pdf 使用 QCVS DDRv 工具进行验证时，无需特定的固件。

技术指导请求 — S32K342 启动自检 (LBIST/MBIST/SCST/锁定步进/FCCU) 配置 尊敬的恩智浦技术支持团队： 希望你一切安好。我目前正在开发一个基于S32K342微控制器的功能安全应用程序，想请教您有关启动自检配置方面的技术指导。 确认。 开发环境： - 目标器件：S32K342（封装：hdqfp100，100引脚） - EB tresos Studio：32.1.4 - 实时驱动 (RTD)：SW32K3_S32M27x_RTD_R21-11_5.0.0 (TS_T40D34M50I0R0) - 功能安全外围设备驱动程序 (SPD)：SW32K3_SPD_1.0.5_D2503 (TS_T40D34M10I5R0) - IDE：S32 设计工作室 3.6.0 背景： 我目前的项目最初是为 S32K344 创建的，后来移植到了 S32K342。迁移过程中，我手动更正了以下项目： 1. 资源模块：将 ResourceSubderivative 从 s32k344_mapbga257 更改为 s32k342_hdqfp100； 2. 项目首选项中的 ECUid：从 S32K344 更改为 S32K342； 3. MPU 内存映射（平台模块）：将程序闪存大小从 4 MB 调整为 2 MB； 4. FCCU 配置（eMcem 模块）：删除了与 CM7_1 相关的 DCM 故障条目（ITCM/D0TCM/D1TCM 多位错误），因为 S32K342 是单核设备； 5. MCU 模块：移除了 S32K342 上不可用的外围设备实例（例如，SXOSC、EMIOS_2、ADC_2、FlexCAN_4/5、LPUART_4–15、LPSPI_4/5、LPCMP_2）。 尽管进行了这些修正，EB tresos 仍然报告了一些验证错误。此外，我注意到 SPD 1.0.5 演示包 (S32_SPD_Demo) 仅提供 S32K344、S32K358、S32K388 和 S32K396 的模板项目—— 这不是官方的 S32K342 模板项目，即使选择了 S32K342，EB 新建项目向导也会错误地将 s32k358_mapbga289 分配给资源模块。 问题： 1. SPD 1.0.5 正式支持 S32K342 我找到了 Bist_s32k342_hdqfp100.epd，SPD 插件中包含 eMcem_s32k342_hdqfp100.epd 和 SafetyBase_s32k342_hdqfp100.epd，这表明 S32K342 受支持。请问SPD 1.0.5是否正式支持S32K342？ 是否有推荐的（官方的）S32K342 SPD 项目创建流程或模板？ 2. S32K342 的启动自检流程和时序 由于 S32K342 只有一个 Cortex-M7 内核（与双核同步的 S32K344 不同），能否说明一下推荐的启动顺序？ - 谁触发 LBIST/MBIST——是 HSE_B 固件还是应用层 Bist 模块？ - 推荐的执行顺序是什么（例如，LBIST → MBIST → RAM 初始化 → Mcu_Init）？ - S32K342 上的 256 KB SRAM 的典型 MBIST 覆盖率和启动时间预算是多少？ 3. FCCU故障映射差异（S32K344与S32K342） S32K344 和 S32K342 的 NCF[0]–NCF[7]DCM 故障信号有哪些不同？尤其： - 删除与 CM7_1 相关的 DCM 故障是否正确？ - EMAC_FCCU_ERR、AXBS_FCCU_ALARM 和 PERIPH_AXBS_ALARM 等信号在 S32K342 上是否仍然有效？ 4. 锁步配置和确认 S32K342 Cortex-M7 是否以 DCLS（双核锁定步进）模式运行？如果是这样，我如何在运行时确认锁步已启用，以及 RCCU 不匹配错误如何映射到 FCCU？ 5. SCST（软件核心自检）支持 SPD 1.0.5 是否提供 SCST 库，还是需要第三方解决方案（例如 Hitex/Suresoft）？NXP 推荐的 S32K342 SCST 测试覆盖率方法是什么？ 非常感谢您就以上几点提供的指导。如果需要更多项目文件或配置详情，请告知，我会尽快提供。 非常感谢您的时间和支持。 顺祝商祺！ 伍迪迪 Re: Request for Technical Guidance — S32K342 Startup Self-Test (LBIST/MBIST/SCST/Lockstep/FCCU) Conf 你好@WuDiDi ， 建议的做法是专门为 S32K342 创建一个新项目，而不是移植现有的项目。 在资源模块中，可以将目标衍生产品从默认的 S32K358 更改为 S32K342。 1. 是的，SPD 1.0.5 支持 S32K342。详情请参阅 SPD 1.0.5 版本说明。 2. S32K342 和 S32K344 一样，在 LS 中也有 CM7_0-CM7_1。 应用程序代码应包含 Bist_Run() 函数，该函数会执行 MBIST 和 LBIST。 有关更多详细信息和实施指南，请参阅 S32K3_SPD_BIST_UM.pdf。 关于执行时间，请参考 SPD 质量包，该质量包可与 SPD 版本一起下载。 执行时间测量结果在软件包中包含的 S32K3XX_SAF_BIST_ProfileReport.xlsx 文件中提供。 3. 请参考下表： https://community.nxp.com/t5/S32K-Knowledge-Base/DOC-S32K3x1-S32K3x2-S32K3x4-eMCEM-DCM-Mapping-v1-0-SPD1-0-5/ta-p/2394707 4. 是的，锁步功能已启用，可以在此寄存器中查看： 功能复位时只读 GPR 19 (DCMROF19[29]) 请再次参考上表。 5. NXP 为 S32K3xx 提供 SCST 库： https://www.nxp.com/design/design-center/software/functional-safety-software/structural-core-self-test-scst-library:SCST 问候， 丹尼尔

s32k312 配置错误 当我打开 S32K312 项目时，它显示无法生成代码。我觉得我的SDK没问题，不知道是什么原因。但我朋友没事，他用的是 3.6.4 版本。版本，我使用的是 3.6.1 Re: s32k312 configure error 剧透 （高亮部分可供阅读） 这是错误日志，但我找不到合适的解决方案。 这是错误日志，但我找不到合适的解决方案。 Re: s32k312 configure error 不，我从未更改过S32DS配置，该项目是从其他地方迁移过来的，RTD是SW32K3_RTD_4_4_2_0_2_D2211，与项目中的RTD相同，我打开本地项目也没问题。 Re: s32k312 configure error 嗨@小丁黄 您目前使用的是哪个版本的RTD？ 如果将鼠标指针悬停在错误信息上，是否可以看到更详细的错误描述？ 该项目是否完全使用 S32DS 3.6.1 版本创建？是从 RTD 示例导入的，还是从不同的 S32DS 版本迁移的？ 在出现此问题之前，项目或您的 S32DS 安装最近是否有任何更改？ BR，VaneB

現場のノイズによるデータ改ざんの可能性についての調査 こんにちは、NXP。現在、S32K312 MCUを使ったプロジェクトに取り組んでいます。 現場で不具合のある製品に遭遇したため、お問い合わせさせていただきます。不良ユニットの解析中に、正常ユニットのダンプファイルと正常ユニットのダンプファイルを比較したところ、両者の特定の領域に違いが見られました。 左の写真は通常のDUMPファイルで、右の写真は高品質なDUMPファイルです。 この不具合は、暗電流の問題に関連しています。Trace32経由でアクセスしたところ、コントローラの スリープ処理中にウォッチドッグが継続的にリセットをトリガーしていることを確認しました。 左側の画像は正常なダンプファイルを示しており、右側の画像は欠陥のあるダンプファイルを示しています。 .mapを確認するとこの問題はLINセクションに関連しています(Mcal_LIN)。私たちのプロジェクトではLINトランシーバーは使っておらず、LIN関連機能はブロックされています。 私たちは2つの可能性を検討しています。 1. 書き込みプロセス中のノイズによるデータ改ざん 2. 現場のノイズによるCodeFlashの改ざん 現場で静電気や停電によるノイズがCodeFlashエリアの改ざんを引き起こす可能性はありますか?Wdgによるリセットはスリープモードに入ると発生します。このWdgリセットの原因を特定する方法はありますか？ Re: Inquiry regarding whether data tampering can occur due to noise in the field こんにちは、 @jeongwoo さん。 これはSレコードで、タイプはS3、バイト数は0x25です。 レコードはアドレス0x0046D0E0から始まります。 データペイロードではアドレス0x0046D0F8の4バイトのみが異なり、0x11 00 02 00が0x40 78 09 78に変更され、Sレコードのチェックサムもそれに合わせて0x89から0x63に変更されます。 注目すべき点は、ビットが1から0、そして0から1へと両方向に反転されることである。 NORフラッシュでは、ビットは1から0までしかプログラムできません。0から1に少し切り替えるには、まずセクター消去が必要です。 したがって、0から1への遷移は単純なプログラミング操作の結果ではありえません。 消去せずにビットを0から1に変更するには、分離された浮遊ゲートから電荷を除去する必要があり、そのためにはエネルギーと放電経路の両方が必要となる。EMIはこれを提供できません。浮遊ゲートを放電させるのに十分なエネルギーを持つESDは、ほぼ確実に広範囲にわたる損傷を引き起こすだろう。SEUに関しては、4つの異なるバイトにわたって多数のビット反転が観測された。 より可能性の高い説明としては、欠陥のあるユニットは最初から異なるバイナリでプログラムされており、初期生産時のプログラミング以降、フラッシュメモリの内容は一度も変更されていないということが考えられる。その場合、フラッシュに保存されたECCチェックサムはデータと整合し、フラッシュを読み取ってもECCエラーは報告されません。これを確認していただけますか?プログラミング後に内容が破損した場合、アドレス 0x0046D0F8 のフラッシュを読み取ると ECC エラーが発生するはずです。TRACE32 から読み取ったときに、この場所に ???? が表示されますか？さらに、DCMROD4[12]を読んでいただけますか? ウォッチドッグリセットについてですが、どのウォッチドッグのことでしょうか？それはSWT、外部ウォッチドッグ、またはPOR_WDOGのいずれかである可能性があります。 SWT（または外部ウォッチドッグ）のリセットは、ウォッチドッグが処理されない場合にトリガーされます。これは通常、実行がループに陥っていることが原因です。もしそうなら、ウォッチドッグを無効にしてデバッガをMCUに接続して、実行が停止する部分をキャプチャすることはできますか?POR_WDOGリセットの場合は、レジスタDCMROPP1～DCMROPP4を読み取ってください。より詳細な情報が得られます。 よろしくお願いいたします。 ダニエル

LX2160ARDBのDDR構成 - HX430C16FB3_32   LX2160ARDBリファレンスボードを使って、DDR1コントローラーに32GBのDDR4 RAMモジュールを使おうとしています。しかし、CodeWarriorのDDRメモリコントローラ設定では、DRAM設定のデバイスごとのオプションが見つかりませんでした。 以下の点についてアドバイスをいただけますか: LX2160ARDBのDDRメモリコントローラを32GB RAMでどう設定すればいいですか? このプラットフォームで32GBのDDRメモリを検証する手順。 32GB DDRメモリをサポートするためのファームウェアの更新方法(必要に応じて)について説明書があります。 Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 こんにちは、イーピンさん RCWファイル（rcw_2000_700_2900_19_5_2_sd.bin）をSDカードにロードし、DDR構成パネルでSPDの読み取りを実行すると、 「サポートされていない生カードリビジョンです。CLKをDQSスキュー値に手動で設定してください。」というメッセージが表示されます。 Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 CodeWarriorには直接的なオプションがないため、LX2160ARDBに32GBのDDR4 RAMを構成するには、**NXP QorIQ構成および検証スイート（QCVS）**を使用する必要があります。32GB DIMMの詳細な仕様(密度、ランク、デバイス幅)を取得し、QCVSに入力してカスタムDDRコントローラー設定コードを生成します。このコードは、最新のLayerscapeソフトウェア開発キット(LSDK)からU-Bootブートローダーのソースに**統合される必要があります。U-Bootを組んだら、アップデートされたファームウェアをマザーボードにフラッシュしてください。システムが起動したら、U-Bootの起動メッセージを確認し、Linuxのコマンドで「free -h」を使って32GBのRAMを検証してください。 Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 DDR構成パネルで、構成モードとして「SPDの読み取り」と「DIMM」を選択し、「SPDの読み取り」をクリックしてSPDからパラメータを読み取り、DDRプロジェクトの作成を完了してください。 QCVS DDRプロジェクトを作成した後、「検証ステージ」と「運用DDRテスト」をすべてチェックし、ターゲットボードに接続してすべての検証を完了してください。 QCVS DDRツールのユーザーマニュアルをご参照ください https://www.nxp.com.cn/docs/en/user-guide/QCVS_DDR_User_Guide.pdf QCVS DDRvツールを使用して検証を行う場合、特定のファームウェアは必要ありません。

s32k312 設定エラー S32K312プロジェクトを開くと、コードが生成できないと表示されます。SDKは問題ない気がしますが、理由はよくわかりません。でも私の友達は大丈夫で、彼は3.6.4を使っていますバージョン3.6.1を使用しました Re: s32k312 configure error ネタバレ （ハイライトして読む） これはエラーログですが、良い解決策が見つかりません これはエラーログですが、良い解決策が見つかりません Re: s32k312 configure error いいえ、s32dsの設定は変更していません。プロジェクトは他のプロジェクトから移行したもので、RTDはSW32K3_RTD_4_4_2_0_2_D2211で、プロジェクトと同じです。ローカルプロジェクトを開いても問題ありません。 Re: s32k312 configure error こんにちは@xiaodinghuang 現在使用しているRTDのバージョンは何ですか？ エラーメッセージにマウスカーソルを合わせると、エラーに関するより詳細な説明が表示されますか？ このプロジェクトはS32DS 3.6.1でゼロから作成されたものですか？RTDのサンプルからインポートされたものですか、それとも別のS32DSバージョンから移行されたものですか？ この問題が発生する前に、プロジェクトまたはS32DSのインストールに何か変更がありましたか？ BR、VaneB

技術ガイダンスのリクエスト — S32K342 スタートアップ自己テスト (LBIST/MBIST/SCST/Lockstep/FCCU) 設定 NXP技術サポートチームへ、 このメッセージがあなたに届く頃には、お元気でいらっしゃることを願っています。現在、S32K342マイクロコントローラを基にした機能安全アプリケーションを開発しており、起動時の自己テスト設定について技術的なご指導をお願いしたいです。 検証。 開発環境: - ターゲットデバイス:S32K342(パッケージ:hdqfp100、100ピン) - EB トレソス スタジオ:32.1.4 - リアルタイム・ドライバ (RTD): SW32K3_S32M27x_RTD_R21-11_5.0.0 (TS_T40D34M50I0R0) - セーフティ ペリフェラル ドライバ (SPD): SW32K3_SPD_1.0.5_D2503 (TS_T40D34M10I5R0) - IDE: S32 Design Studio 3.6.0 バックグラウンド: 現在取り組んでいるプロジェクトは、元々はS32K344向けに作成されたもので、後にS32K342に移植されました。移行作業中に、以下の項目を手動で修正しました。 1. リソースモジュール:ResourceSubderivativeをResourceSubderivativeをs32k344_mapbga257からs32k342_hdqfp100に変更; 2. プロジェクト選好におけるECUId:S32K344からS32K342に変更; 3. MPUメモリマッピング(プラットフォームモジュール):プログラムフラッシュサイズを4MBから2MBに調整; 4. FCCU構成(eMcemモジュール):CM7_1に関連するDCMフォールトエントリ(ITCM/D0TCM/D1TCMマルチビットエラー)を削除しました。S32K342はシングルコアデバイスであるためです。 5. MCUモジュール:S32K342上で利用できないペリフェラルインスタンス(例:SXOSC、EMIOS_2、ADC_2、FlexCAN_4/5、LPUART_4–15、LPSPI_4/5、LPCMP_2)を除去します。 これらの修正にもかかわらず、EB tresosは依然として多数の検証エラーを報告している。さらに、SPD 1.0.5のデモパッケージ(S32_SPD_Demo)は、S32K344、S32K358、S32K388、S32K396のテンプレートプロジェクトのみを提供していることに気づきました — そこにあります 公式のS32K342テンプレートプロジェクトではなく、EBの新しいプロジェクトウィザードは、S32K342を選択していても誤ってリソースモジュールにs32k358_mapbga289を割り当てます。 質問: 1. SPD 1.0.5における公式なS32K342サポート Bist_s32k342_hdqfp100.epd を見つけました。SPDプラグイン内にeMcem_s32k342_hdqfp100.epdとSafetyBase_s32k342_hdqfp100.epdが存在することから、S32K342がサポートされていることが示唆されます。SPD 1.0.5が公式にS32K342をサポートしているか確認していただけますか?また、 S32K342 SPDプロジェクトを作成するための推奨される(公式な)手順やテンプレートはありますか? 2. スタートアップの自己テストフローとS32K342のタイミング S32K342はデュアルコアのロックステップS32K344とは異なり、単一のCortex-M7コアなので、推奨される起動手順を教えていただけますか? - LBIST/MBISTをトリガーするのはHSE_BファームウェアかアプリケーションレベルのBistモジュールか? - 推奨される順序(例:LBIST →MBIST →RAM 初期化→Mcu_Init)? - S32K342上の256KB SRAMの典型的なMBISTカバレッジと起動時の予算は? 3. FCCUの故障マッピングの違い(S32K344対S32K342) どのNCF[0]–NCF[7]DCMフォルト信号がS32K344とS32K342で異なるのでしょうか?特に: - CM7_1に関連するDCMの故障を削除したのは正しかったか? - EMAC_FCCU_ERR、AXBS_FCCU_ALARM、PERIPH_AXBS_ALARMなどの信号はS32K342上でまだ有効ですか? 4. ロックステップ構成と確認 S32K342 Cortex-M7はDCLS(デュアルコアロックステップ)モードで動作しますか?もしそうなら、実行時にLockstepが有効であることをどう確認すればよいのでしょうか?また、RCCUのミスマッチエラーはどのようにしてFCCUにマッピングされるのでしょうか? 5. SCST(ソフトウェアコアセルフテスト)サポート SPD 1.0.5はSCSTライブラリを提供していますか?それともサードパーティ製のソリューション(例:Hitex/Suresoft)が必要ですか?NXPが推奨するS32K342向けのSCSTテストカバレッジのアプローチは何ですか？ 上記点に関するご助言をいただければ大変ありがたく存じます。追加のプロジェクトファイルや設定情報が必要な場合はお知らせください。速やかに提供いたします。 お時間をいただき、サポートいただきまして、本当にありがとうございます。 よろしくお願いいたします。 ウディディ Re: Request for Technical Guidance — S32K342 Startup Self-Test (LBIST/MBIST/SCST/Lockstep/FCCU) Conf こんにちは、 @WuDiDi さん。 推奨される方法は、既存のプロジェクトを移植するのではなく、S32K342専用の新しいプロジェクトを作成することです。 ターゲット導関数は、Resourceモジュール内でデフォルトのS32K358からS32K342に変更できます。 1. はい、SPD 1.0.5はS32K342をサポートしています。詳細については、SPD 1.0.5のリリースノートを参照してください。 2. S32K342もS32K344と同様にLSにCM7_0-CM7_1を持っています。 アプリケーションコードにはMBISTとLBISTの両方を実行するBist_Run()関数を含めるべきです。 詳細および実装に関するガイダンスについては、S32K3_SPD_BIST_UM.pdfもご参照ください。 実行時間については、SPDリリースと一緒にダウンロード可能なSPD品質パッケージを参照してください。 実行時間の測定値は、そのパッケージに含まれるS32K3XX_SAF_BIST_ProfileReport.xlsxファイルに含まれています。 3. この表を参照してください。 https://community.nxp.com/t5/S32K-Knowledge-Base/DOC-S32K3x1-S32K3x2-S32K3x4-eMCEM-DCM-Mapping-v1-0-SPD1-0-5/ta-p/2394707 4. はい、ロックステップが有効で、このレジスタで確認できます: 読み取り専用GPRオン機能リセット19（DCMROF19[29]） 再度、上記の表を参照してください。 5. NXPはS32K3xx向けにSCSTライブラリを提供しています。 https://www.nxp.com/design/design-center/software/functional-safety-software/structural-core-self-test-scst-library:SCST よろしくお願いいたします。 ダニエル

s32k312 configure error When I open the S32K312 project, it shows that it can't generate code. I feel like my SDK is fine, not sure what the reason is. But my friend is ok, he is used 3.6.4 version, i used 3.6.1 Re: s32k312 configure error Spoiler (Highlight to read) this is error log,but i dont find good solution this is error log,but i dont find good solution Re: s32k312 configure error no, i never change s32ds configure, the project is migrated from others, RTD is SW32K3_RTD_4_4_2_0_2_D2211, is same with the project, i open my local project is ok Re: s32k312 configure error Hi @xiaodinghuang  Which RTD version are you currently using? If you hover the mouse pointer over the error message, do you see any more detailed description of the error? Was the project created from scratch in S32DS 3.6.1, imported from an RTD example, or migrated from a different S32DS version? Have there been any recent changes to the project  or your S32DS installation before this issue started occurring? BR, VaneB

Request for Technical Guidance — S32K342 Startup Self-Test (LBIST/MBIST/SCST/Lockstep/FCCU) Configur Dear NXP Technical Support Team, I hope this message finds you well. I am currently developing a functional safety application based on the S32K342 microcontroller and would like to request your technical guidance regarding startup self-test configuration and verification. Development Environment: - Target device: S32K342 (package: hdqfp100, 100-pin) - EB tresos Studio: 32.1.4 - Real-Time Drivers (RTD): SW32K3_S32M27x_RTD_R21-11_5.0.0 (TS_T40D34M50I0R0) - Safety Peripheral Drivers (SPD): SW32K3_SPD_1.0.5_D2503 (TS_T40D34M10I5R0) - IDE: S32 Design Studio 3.6.0 Background: My current project was originally created for the S32K344 and later ported to the S32K342. During the migration, I manually corrected the following items: 1. Resource module: changed ResourceSubderivative from s32k344_mapbga257 to s32k342_hdqfp100; 2. ECUId in project preferences: changed from S32K344 to S32K342; 3. MPU memory mapping (Platform module): adjusted Program Flash size from 4 MB to 2 MB; 4. FCCU configuration (eMcem module): removed CM7_1-related DCM fault entries (ITCM/D0TCM/D1TCM multi-bit errors), since S32K342 is a single-core device; 5. Mcu module: removed peripheral instances that are not available on S32K342 (e.g., SXOSC, EMIOS_2, ADC_2, FlexCAN_4/5, LPUART_4–15,LPSPI_4/5, LPCMP_2). Despite these corrections, EB tresos still reports a number of validation errors. In addition, I noticed that the SPD 1.0.5 demo package (S32_SPD_Demo) only provides template projects for S32K344, S32K358, S32K388, and S32K396 —there is no official S32K342 template project, and the EB new-project wizard incorrectly assigns s32k358_mapbga289 to the Resource module even when S32K342 is selected. Questions: 1. Official S32K342 support in SPD 1.0.5 I found Bist_s32k342_hdqfp100.epd, eMcem_s32k342_hdqfp100.epd, and SafetyBase_s32k342_hdqfp100.epd inside the SPD plugins, which suggests S32K342 is supported. Could you confirm whether SPD 1.0.5 officially supports S32K342, and is there a recommended (official) procedure or template for creating an S32K342 SPD project? 2. Startup self-test flow and timing for S32K342 Since S32K342 has a single Cortex-M7 core (unlike the dual-core lockstep S32K344), could you clarify the recommended startup sequence? - Who triggers LBIST/MBIST —the HSE_B firmware or the application-level Bist module? - What is the recommended order (e.g., LBIST →MBIST →RAM initialization →Mcu_Init)? - What are the typical MBIST coverage and startup-time budget for the 256 KB SRAM on S32K342? 3. FCCU fault mapping differences (S32K344 vs. S32K342) Which NCF[0]–NCF[7]DCM fault signals differ between S32K344 and S32K342? In particular: - Was it correct to remove the CM7_1-related DCM faults? - Are signals such as EMAC_FCCU_ERR, AXBS_FCCU_ALARM, and PERIPH_AXBS_ALARM still valid on S32K342? 4. Lockstep configuration and confirmation Does the S32K342 Cortex-M7 run in DCLS (Dual-Core Lockstep) mode? If so, how can I confirm at runtime that Lockstep is enabled, and how are RCCU mismatch errors mapped to the FCCU? 5. SCST (Software Core Self-Test) support Does SPD 1.0.5 provide an SCST library, or is a third-party solution (e.g., Hitex/Suresoft) required? What is NXP's recommended SCST test coverage approach for S32K342? Your guidance on the above points would be greatly appreciated. If additional project files or configuration details would help, please let me know and I will provide them promptly. Thank you very much for your time and support. Best regards, wudidi Re: Request for Technical Guidance — S32K342 Startup Self-Test (LBIST/MBIST/SCST/Lockstep/FCCU) Conf Hi @WuDiDi, The recommended approach is to create a new project specifically for the S32K342 rather than porting an existing one. The target derivative can be changed in the Resource module from the default S32K358 to the S32K342. 1. Yes, SPD 1.0.5 supports the S32K342. Please refer to the SPD 1.0.5 release notes for details. 2. S32K342 has also CM7_0-CM7_1 in LS like S32K344. The application code should include the Bist_Run() function, which executes both MBIST and LBIST. Please also refer to S32K3_SPD_BIST_UM.pdf for additional details and implementation guidance. Regarding the execution time, please refer to the SPD Quality Package, which can be downloaded together with the SPD release. The execution time measurements are provided in the S32K3XX_SAF_BIST_ProfileReport.xlsx file included in that package. 3. Refer to this table: https://community.nxp.com/t5/S32K-Knowledge-Base/DOC-S32K3x1-S32K3x2-S32K3x4-eMCEM-DCM-Mapping-v1-0-SPD1-0-5/ta-p/2394707 4. Yes, lockstep is enabled, which can be checked in this register: Read-Only GPR On Functional Reset 19 (DCMROF19[29]) Again, refer to the above table. 5. NXP provides SCST library for S32K3xx: https://www.nxp.com/design/design-center/software/functional-safety-software/structural-core-self-test-scst-library:SCST Regards, Daniel

关于现场噪声是否会导致数据篡改的调查 你好，恩智浦。我们目前正在进行一个使用 S32K312 MCU 的项目。 我们写信询问是因为我们在现场遇到了一台有缺陷的设备。在对故障单元进行分析时，我们将正常单元和正常单元的转储文件进行了比较，发现两者在某些特定方面存在差异。 左边的照片是普通的 DUMP 文件，右边的照片是高质量的 DUMP 文件。 故障与暗电流问题有关。通过 Trace32 访问后，我们确认看门狗在控制器睡眠过程中不断触发 RESET。 左图显示的是正常的转储文件，右图显示的是有缺陷的转储文件。 检查 .map 文件时文件问题与 LIN 部分 (Mcal_LIN) 有关。我们的项目不使用 LIN 收发器，并且 LIN 相关功能已被禁用。 我们正在考虑两种可能性： 1. 写入过程中噪声引起的数据篡改 2. 现场噪声引起的CodeFlash篡改 现场静电或电源中断产生的噪声是否有可能导致 CodeFlash 区域被篡改？进入睡眠模式时，Wdg 会进行重置。有什么方法可以确定导致 Wdg 重置的原因吗？ Re: Inquiry regarding whether data tampering can occur due to noise in the field 你好@jeongwoo 。 这是一个 S 记录，类型为 S3，字节数为 0x25。 记录从地址 0x0046D0E0 开始。 数据有效载荷只有 4 个字节不同，地址为 0x0046D0F8：0x11 00 02 00 变为 0x40 78 09 78，S 记录校验和也相应地从 0x89 变为 0x63。 值得注意的是，比特位在两个方向上都发生了翻转——从 1 到 0 和从 0 到 1。 在 NOR 闪存中，位只能从 1 编程到 0；将位从 0 翻转到 1 需要先进行扇区擦除。 因此，0 到 1 的转换不可能是简单的编程操作的结果。 要在不擦除的情况下将位从 0 更改为 1，需要从隔离的浮栅中移除电荷，这既需要能量也需要放电路径。EMI无法提供这项服务。足以使浮栅放电的静电放电几乎肯定会造成更广泛的损害。关于 SEU，我们观察到 4 个独立字节中发生了多次比特翻转。 更可能的解释是，这台有缺陷的机器从一开始就被编程使用了不同的二进制文件，并且自最初的生产编程以来，闪存内容从未改变过。在这种情况下，存储在闪存中的 ECC 校验和将与数据一致，读取闪存时不会报告 ECC 错误。你能确认一下吗？如果内容在编程后损坏，则读取地址 0x0046D0F8 处的闪存时应该会触发 ECC 错误——从 TRACE32 读取时，您是否在该位置看到 ???? 显示？另外，您能阅读一下 DCMROD4[12] 吗？ 关于看门狗重置，你指的是哪个看门狗？可能是 SWT、外部看门狗或 POR_WDOG。 当看门狗未得到服务时，通常会触发 SWT（或外部看门狗）RESET，这是因为程序执行陷入了循环。如果情况确实如此，能否禁用看门狗并将调试器连接到 MCU，以捕获程序执行停止的位置？如果是 POR_WDOG RESET，请读取寄存器 DCMROPP1–DCMROPP4，其中将提供有关 RESET 的更多详细信息。 此致， 丹尼尔

KE18F512VLH16 ECC RAM シングルビット訂正 先日@sean_dvorscakさんが投稿された記事（ KE1 ECC RAM シングルビット訂正）に関連して、追加の質問があります。 @Celeste_Liuは答えた。 ->> オプションのスクラブを実装する場合は、アクセスを実際のアクセスサイズやスクラブの粒度に基づいてアライメントし、生の MCM_LMFAR 値に盲目的に合わせないでください。また、アドレスを適切にアラインメントし、アクセスサイズが有効であることを確認しない限り、固定4バイトのアクセスは使わないでください。 MCM_LMFATR[PEFSIZE]を使ってアクセスサイズを判定できますか?もしそうなら、これをMCM_LMFARと組み合わせて読み取り・正解・書き込み操作を実装することは可能でしょうか?例えば、MCM_LMFATR[PEFSIZE]が3'b000で8ビットアクセスを示している場合、MCM_LMFARで示されたアドレスから8ビットの読み込みを行い、同じアドレスに8ビットの書き込みをして誤りを訂正することは可能でしょうか?同様に、MCM_LMFATR[PEFSIZE]が3'b010で32ビットアクセスを示している場合、アライメントを気にせずにMCM_LMFARで示されたアドレスに32ビット書き込みを行うことはできますか?

Inquiry regarding whether data tampering can occur due to noise in the field Hello, NXP. We are currently working on a project using the S32K312 MCU. We are writing to inquire because we encountered a defective unit in the field. During the analysis of the defective unit, we compared the dump files of a normal unit with a good unit and found differences in specific areas between the two. The photo on the left is a normal DUMP file, and the one on the right is a high-quality DUMP file. The failure is related to a dark current issue. When accessed via Trace32, we confirmed that the Watchdog was continuously triggering a reset during the controller's sleep process. The image on the left shows the normal dump file, and the image on the right shows the defective dump file. Upon checking the .map file, the issue is related to the LIN section (Mcal_LIN). Our project does not use a LIN transceiver, and LIN-related functions have been blocked. We are considering two possibilities: 1. Data tampering caused by noise during the writing process 2. CodeFlash tampering caused by noise in the field Is it possible that noise generated in the field due to static electricity or power interruptions could cause the CodeFlash area to be tampered with?A reset by Wdg occurs when entering Sleep mode. Is there a way to identify the cause of this Wdg reset? Re: Inquiry regarding whether data tampering can occur due to noise in the field Hello @jeongwoo. This is an S-record, type S3, with a byte count of 0x25. The record starts at address 0x0046D0E0. Only 4 bytes differ in the data payload, at address 0x0046D0F8: 0x11 00 02 00 changed to 0x40 78 09 78, and the S-record checksum changes accordingly from 0x89 to 0x63. What is notable is that bits are flipped in both directions — from 1 to 0 and from 0 to 1. In NOR flash, bits can only be programmed from 1 to 0; flipping a bit from 0 to 1 requires a sector erase first. So the 0 to 1 transitions cannot be the result of a simple programming operation. To change bits from 0 to 1 without an erase, charge would need to be removed from the isolated floating gates, which requires both energy and a discharge path. EMI cannot provide this. ESD of sufficient energy to discharge a floating gate would almost certainly cause broader damage. Regarding SEU, we observe many bit flips across 4 separate bytes. A more likely explanation is that the defective unit was programmed from day one with a different binary, and the flash content has never changed since initial production programming. In that case the ECC checksums stored in flash would be consistent with the data and no ECC error would be reported when the flash is read. Could you confirm this? If the content was instead corrupted after programming, reading flash at address 0x0046D0F8 should trigger an ECC error — do you see ???? displayed at this location when reading from TRACE32? Additionally, could you read DCMROD4[12]? Regarding the watchdog reset, which watchdog do you mean? It could be the SWT, an external watchdog, or the POR_WDOG. An SWT (or external watchdog) reset is triggered when the watchdog is not serviced, typically because execution is stuck in a loop. If this is the case, could you disable the watchdog and attach the debugger to the MCU to capture where execution is halted? If it is a POR_WDOG reset, please read registers DCMROPP1–DCMROPP4, which will provide more detailed information about it. Regards, Daniel

DDR Configuration on LX2160ARDB - HX430C16FB3_32   We are working with an LX2160ARDB reference board and attempting to use a 32GB DDR4 RAM module on the DDR1 controller. However, in CodeWarrior's DDR Memory Controller Configuration, we couldn't find an option for a 32GB device under DRAM Configuration per Device. Could you please provide guidance on: How to configure the DDR Memory Controller for 32GB RAM on the LX2160ARDB? Steps to validate the 32GB DDR RAM on this platform. Instructions for updating the firmware (if necessary) to support 32GB DDR RAM. Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 Hi Yiping, We have loaded the RCW file(rcw_2000_700_2900_19_5_2_sd.bin) into SD card and in DDR configuration panel, when Read SPD is done we are getting as "Unsupported raw card revision. Set the CLK to DQS skew values manually."  Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 To configure 32GB DDR4 RAM on your LX2160ARDB, as CodeWarrior lacks a direct option, you'll need to use the **NXP QorIQ Configuration and Validation Suite (QCVS)**. Obtain your 32GB DIMM's detailed specifications (density, ranks, device width) and input them into QCVS to generate custom DDR controller configuration code. This code must then be **integrated into the U-Boot bootloader** source from the latest Layerscape Software Development Kit (LSDK). After building U-Boot, **flash the updated firmware** to your board. Validate the 32GB RAM by checking U-Boot boot messages and using Linux commands like `free -h` once the system boots. Re: DDR Configuration on LX2160ARDB - HX430C16FB3_32 In DDR configuration panel, please select "Read SPD" and "DIMM" as Configuration mode, then click "Read SPD" to read parameters from SPD and finish the DDR project creating. After creating QCVS DDR project, please check all "Validation stage" and "Operational DDR tests" to to connect to the target board to finish all the validation. Please refer to QCVS DDR Tool user manual  https://www.nxp.com.cn/docs/en/user-guide/QCVS_DDR_User_Guide.pdf No need specific firmware when doing validation with QCVS DDRv tool.

KE18F512VLH16 ECC RAM 单比特纠错 我有一个与@sean_dvorscak前几天的帖子（ KE1 ECC RAM 单比特纠错）相关的后续问题。 @Celeste_Liu回复道： 如果要实现可选的清理功能，请根据实际访问大小或清理粒度来对齐访问，而不是盲目地依赖原始的 MCM_LMFAR 值。此外，除非您已正确对齐地址并确认访问大小有效，否则请勿使用固定的 4 字节访问。 MCM_LMFATR[PEFSIZE] 能否用于确定访问大小？如果可以，能否将其与 MCM_LMFAR 结合使用，以实现读取-正确-写回操作？例如，如果 MCM_LMFATR[PEFSIZE] 为 3'b000，表示 8 位访问，我能否从 MCM_LMFAR 指示的地址执行 8 位读取，然后对同一地址执行 8 位写入以纠正错误？同样地，如果 MCM_LMFATR[PEFSIZE] 为 3'b010，表示 32 位访问，我是否可以对 MCM_LMFAR 指示的地址执行 32 位写入，而无需担心对齐问题？

KE18F512VLH16 ECC RAM Single Bit Correction I have a follow up question related to @sean_dvorscak's post the other day (KE1 ECC RAM Single Bit Corrrection). @Celeste_Liu replied, ->> If implementing an optional scrub, please align the access according to the actual access size or scrub granularity, not blindly to the raw MCM_LMFAR value. Also don't use a fixed 4-byte access unless you first align the address appropriately and confirm the access size is valid. Can MCM_LMFATR[PEFSIZE] be used to determine the access size? If so, can this be used in tandem with MCM_LMFAR to implement a read-correct-writeback operation? For example, if MCM_LMFATR[PEFSIZE] is 3'b000 indicating an 8-bit access, can I perform an 8-bit read from the address indicated by MCM_LMFAR then perform an 8-bit write to the same address to correct the error. Similarly, if MCM_LMFATR[PEFSIZE] is 3'b010 indicating a 32-bit access, can I perform a 32-bit write to the address indicated by MCM_LMFAR without worrying about alignment?