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S32E288-975 EVB Hi NXP team, We are using an S32E288-975EVB daughter card. The board was working normally until we flashed a new application. After programming the new code, the processor appears to remain continuously in reset, and we are no longer able to proceed with normal debugging/programming. Current observations: RESET_B LED remains continuously ON. POR_RESET LED also remains continuously ON. We removed the relevant reset jumpers to isolate the possible reset sources. Based on this isolation, the reset condition appears to be associated with the processor/SoC side rather than an external reset source. The issue started immediately after flashing the new application. Could you please advise: What conditions inside the S32E288 could cause RESET_B/POR_RESET to remain asserted continuously after programming an application? Could incorrect startup, clock, power-management, watchdog, reset, or device configuration in the flashed image result in this behavior? Is there a recommended recovery or debug procedure to prevent/override the application from executing so that we can regain debugger access and erase/reflash the device? Is there a specific boot mode, jumper configuration, reset sequence, or debugger connection method recommended for recovering an S32E288 device from this condition? Are there any status registers or signals we should check to determine the actual source of the reset? Re: S32E288-975 EVB Hi,vishal Thank you for contacting us. Could you share more information with me? 1.What is the new application are you using? 2.What is the Boot Mode? Have you tried other boot mode via change switch on your development Board? 3. are you using debugger of S32DS debug probe or Trace32 for your application? BR Joey Re: S32E288-975 EVB Hi,yogeshwar Thank you for your reply. I suspect that PMIC has some issue on your board, please test the voltage of PMIC_PGOOD/PMIC_RESET_B by using the oscilloscope if still at the low status. Also, did you have any operate for your PMIC before? BR Joey Re: S32E288-975 EVB Hi Joey, Thanks for the reply. 1.What is the new application are you using? There is no change of application. We were loading same firmware with minor changes during development. 2.What is the Boot Mode? Have you tried other boot mode via change switch on your development Board? It was a working board which was booting from flash. Suddenly it stopped working with Reset LED(D50) and POR LED(D46) switched on and wont allow programming the processor. 3. are you using debugger of S32DS debug probe or Trace32 for your application? We are using S32 Debug probe. We doubt it as hardware issue. Is there specific steps to troubleshoot it to zero in the component which might cause it. Re: S32E288-975 EVB Hi,vishal Thank you for your reply and detail informaiton. 1.Could you test the POR_B and RESET_B states by the entire power-on process? The oscilloscope can be used to capture the power-on states of both components to check whether they remain at a low level throughout the power-on process, or whether there is a short period of high level followed by being pulled down by the SOC. 2.Please checking whether POR_B be pulled down during the whole power-on process when J130 header is not removed. 3.Also, you can try to use the oscilloscope to check the power states by refer to the power sequencing. Hope this information can help you!  BR Joey Re: S32E288-975 EVB Hi, We removed the J131 header to isolate PMIC_RESET_B from RESET_B. After removing J131, the PMIC_RESET_B LED turned OFF, while the RESET_B LED remained ON. We also verified that SW9 is functioning correctly by powering OFF the board and checking its operation. As an additional isolation step, we removed the J130 header and measured both inputs of U41 (AND gate). Both inputs were measured at 3.3 V; however, the POR_B output was at GND level (LED ON). Additionally, with the board powered OFF, we confirmed that there is no hard short between RESET_B and GND. Based on these observations, RESET_B and POR_B appears to be pulled to GND only when the board is powered ON.
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S32E288-975EVB こんにちは、NXPチームの皆様、 私たちはS32E288-975EVBドーターカードを使用しています。新しいアプリケーションをフラッシュするまではボードは正常に動作していました。新しいコードをプログラムした後も、プロセッサは継続的にリセットされたままのようで、通常のデバッグやプログラミングを進めることができなくなります。 現在の観察結果: RESET_B LEDは点灯し続けます。 POR_RESET LEDも常時点灯したままになります。 リセットの原因を特定するために、関連するリセットジャンパーを取り外しました。 このアイソレータに基づき、リセット条件は外部リセットソースではなくプロセッサ/SoC側に関連付けられているようです。 問題は新しいアプリケーションをフラッシュした直後に始まりました。 何かアドバイスをいただけますか: アプリケーションをプログラムした後も RESET_B/POR_RESETが継続的にアサートされたままになる 原因となるS32E288内の条件はどのようなものでしょうか? 起動、クロック、電源管理、ウォッチドッグ、リセット、またはフラッシュ画像のデバイス設定の誤りが、このような挙動を引き起こす可能性はありますか? アプリケーションの実行を阻止・オーバーライドしてデバッグアクセスを取り戻し、デバイスを消去・再フラッシュするための推奨される復旧やデバッグ手順はありますか? この状態からS32E288デバイスを復旧させるために推奨される 特定の起動モード、ジャンパー設定、リセットシーケンス、またはデバッガー接続方法 はありますか? リセットの実際の原因を特定するために確認すべきステータスレジスタや信号はありますか? Re: S32E288-975 EVB こんにちは、ヴィシャル お問い合わせいただきありがとうございます。 もっと詳しい情報を教えてもらえますか? 1. 新しいアプリケーションは何ですか? 2. ブートモードとは何ですか?開発ボードのチェンジスイッチで他のブートモードを試しましたか? 3. アプリケーションでS32DSのデバッグプローブを使っていますか、それともTrace32ですか? BR ジョーイ Re: S32E288-975 EVB こんにちは、ヨゲシュワル ご返信よろしくお願いします。 お使いのボードのPMICに何らかの問題があると思われます。まだ低状態の場合は、オシロスコープを使用してPMIC_PGOOD/PMIC_RESET_Bの電圧を測定してください。 また、以前にPMICの操作を行ったことはありますか? BR ジョーイ Re: S32E288-975 EVB こんにちは、ジョーイさん。返信ありがとうございます。1. 新しいアプリケーションは何ですか?申請の変更はありません。開発中は、わずかな変更を加えた同じファームウェアをロードしていました。2. ブートモードとは何ですか?開発ボードのチェンジスイッチで他のブートモードを試しましたか?それは正常に動作する基板で、フラッシュメモリから起動していた。突然、リセットLED(D50)とPORLED(D46)が点灯した状態で動作しなくなり、プロセッサのプログラミングができませんでした。3. アプリケーションでS32DSのデバッグプローブを使っていますか、それともTrace32ですか?S32デバッグプローブを使用しています。ハードウェアの問題ではないと考えています。原因となっている可能性のあるコンポーネントを特定し、問題をゼロにするための具体的な手順はありますか? Re: S32E288-975 EVB こんにちは、ヴィシャル ご返信と詳細な情報、ありがとうございます。 1. 電源オンプロセス全体で、POR_B状態とRESET_B状態をテストできますか?オシロスコープは両方のコンポーネントの電源オン状態をキャプチャし、電源オンプロセス全体を通じて低レベルに保たれるか、短時間高レベルになってからSOCによって引き下げられるかを確認できます。 2. J130ヘッダーが取り外されていない場合、電源投入プロセス全体を通してPOR_Bがプルダウンされているかどうかを確認してください。 3. また、オシロスコープを使ってパワーシーケンスを参照してパワー状態を確認することもできます。 この情報があなたの助けになれば幸いです! BR ジョーイ Re: S32E288-975 EVB こんにちは、 PMIC_RESET_BをRESET_Bから分離するために、 J131ヘッダーを削除しました。J131を取り外した後、 PMIC_RESET_B LEDは消灯したが、 RESET_B LEDは点灯したままだった。 また、基板の電源をオフにして動作を確認することで、 SW9が正しく機能していることを確認しました。 追加のアイソレーションステップとして、 J130ヘッダー を取り外し、 U41(ANDゲート)の両方の入力を測定しました。両方の入力は3.3Vで測定されましたが、 POR_Bの出力はGNDレベル(LEDが点灯)でした。 さらに、基板の電源をオフにした状態で、 RESET_BとGNDの間にハードショートがないことを確認しました。これらの観察に基づくと、 RESET_BとPOR_Bは、ボードの電源がオンのときのみGNDにプルダウンされるようです。
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S32E288-975 电动 您好,NXP团队: 我们正在使用S32E288-975EVB子卡。板之前运行正常,直到我们刷入新的应用程序。编写新代码后,处理器似乎一直处于RESET状态,我们无法再进行正常的调试/编程。 当前观察结果: RESET_B LED 指示灯持续亮起。 POR_RESET LED 指示灯也持续亮着。 我们移除了相关的RESET跳线,以隔离可能的RESET源。 根据这种隔离方法,RESET条件似乎与处理器/SoC端有关,而不是与外部复位源有关。 新应用刷机后立即出现了问题。 请问您能否提供以下建议: S32E288 内部哪些情况会导致在应用程序编程后RESET_B/POR_RESET 持续保持钳位? 刷入的镜像中不正确的启动、时钟、电源管理单元、看门狗、复位或设备配置是否会导致这种现象? 是否有推荐的恢复或调试程序来阻止/覆盖应用程序的执行,以便我们能够重新获得调试器访问权限并擦除/重新刷写设备? 对于从这种状态恢复 S32E288 设备,是否有推荐的特定启动模式、跳线配置、RESET序列或调试器连接方法? 我们需要检查哪些状态寄存器或信号来确定RESET的真正原因? Re: S32E288-975 EVB 你好,维沙尔 感谢您与我们联系。 您能提供更多信息吗? 1.你正在使用的新应用程序是什么? 2.什么是启动模式?您是否尝试过通过开发板上的切换开关来选择其他启动模式? 3. 您的应用程序使用的是 S32DS 调试探针还是 Trace32 调试器? BR 乔伊 Re: S32E288-975 EVB 你好,约格什瓦尔 感谢您的回复。 我怀疑你的板上的 PMIC 有问题,请使用示波器测试 PMIC_PGOOD/PMIC_RESET_B 的电压,如果仍然处于低电平状态。 另外,您之前有过PMIC方面的操作经验吗? BR 乔伊 Re: S32E288-975 EVB 嗨,Joey,谢谢你的回复。1.你正在使用的新应用程序是什么?应用程序没有变更。开发过程中,我们加载的是相同的固件,只有一些细微的改动。2.什么是启动模式?您是否尝试过通过开发板上的切换开关来选择其他启动模式?这是一个可以正常工作的板,可以从闪存启动。突然停止工作,RESET LED (D50) 和 POR LED (D46) 亮起,无法对处理器进行编程。3. 您的应用程序使用的是 S32DS 调试探针还是 Trace32 调试器?我们正在使用S32调试探针。我们认为这不是硬件问题。是否有具体的步骤可以排查故障,最终确定导致问题的元器件? Re: S32E288-975 EVB 你好,维沙尔 感谢您的回复和详细信息。 1.能否通过完整的上电过程测试一下POR_B和RESET_B状态?可以使用示波器捕获两个元器件的上电状态,以检查它们在整个上电过程中是否保持低电平,或者是否存在短暂的高电平,然后被 SOC 拉低。 2.请检查在未移除 J130 接头的情况下,整个上电过程中 POR_B 是否被拉低。 3.此外,您还可以参考电源时序,使用示波器检查电源状态。 希望这些信息对您有所帮助! BR 乔伊 Re: S32E288-975 EVB 您好, 我们移除了J131 接头,以将PMIC_RESET_B与RESET_B隔离。移除 J131 后, PMIC_RESET_B LED 熄灭,而RESET_B LED 保持亮起。 我们还通过关闭板电源并检查其运行情况,验证了SW9 是否正常工作。 作为额外的隔离步骤,我们移除了J130 接头,并测量了U41(与门)的两个输入。两个输入端的电压均为3.3 V ;然而, POR_B 输出端为 GND 电平(LED 亮) 。 此外,在板断电的情况下,我们确认RESET_B 和 GND 之间没有硬短路。根据这些观察结果, RESET_B 和 POR_B 似乎只有在电路板上电时才会被拉低到 GND 。
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TJA1410の受信信号RX+EDに対してRZI復号を行うにはどうすればよいですか? マニュアルの波形図からわかるように、RXは高インピーダンス(または0)から始まる最初の遷移を無視するため、RXは遷移を見逃し、RZI復号エラーが発生します。 NXP TJA1410について質問させてください。この場合、推奨されるデコード方法はありますか? イーサネット Re: TJA1410 接收信号RX+ED 如何进行RZI解码? こんにちは@li_wangさん まず、これは図11に基づく理論的な懸念なのか、それとも実装中に実際のRZIデコードエラーが見られているのか、明確にしていただけますか? 実際にエラーが確認された場合は、以下の情報を提供してください。 TRANSMITコマンドとデータ送信開始時のTX、RX、EDおよび差動線間電圧波形 デジタルPHYまたはカスタムデコード実装はTJA1410に接続されています 実装がRXを有効なものとして扱い始める時点 期待されるデータシーケンスと実際にデコードされたデータシーケンス 図11に関して、強調表示されているVLINEの遷移は、通常モードから送信モードへの遷移中に発生します。この時点でラインインピーダンスはハイZからアクティブインピーダンスに変わり、トランスミッタは差動線を駆動し始めます。この遷移の間、RX出力は明示的に未定義としてマークされます。したがって、強調表示された領域に示されている最初のVLINEの動きは、RX上のパルスによって表されなければならない有効なRZIデータ遷移として解釈されるべきではありません。 通常モードおよび送信モードでは、RXのデフォルトレベルはHIGHです。差動MDI電圧が受信機トリガー閾値を通過すると、TJA1410はRXに低パルスを生成します。この動作は、有効な受信データ間隔に適用されます。 したがって、図11はTJA1410が最初の有効なRZI遷移を無視することを示しているわけではない。トランスミッタの活性化時にRXが定義されていないことを示しています。有効なRZI復号は、RXが有効な動作区間内にある場合にのみ開始すべきであり、モード遷移による初期アナログVLINEの動きからは始めるべきではありません。 よろしくお願いいたします。 パベル Re: TJA1410 接收信号RX+ED 如何进行RZI解码? TJA1410の実際のテスト波形を見ると、TJA1410は通常モードで、データを受信するだけで送信はしていないことがわかります。 図の上から下への信号は、ED、RX、Vline、TRX_P、TRX_Nです。 RX信号が受信され、RZIルールに従って復号されると、復号されたデータは0x04になりますが、Vline上の実際のデータは0x08(BEACON)になります。 信号RXを観測したところ、Vlineが高インピーダンスから高インピーダンスに変化した際に、RXから低レベルのパルスが出力されないことが判明した。これは、RXで1ビットのデータが欠落していることを意味し、復号エラーの原因となっている。 ご返信いただき、誠にありがとうございます。 ありがとう! 李王 Re: TJA1410 接收信号RX+ED 如何进行RZI解码? こんにちは、パベル S32K5 + TJA1410テストキットはどのように入手できますか? ありがとう 李王 Re: TJA1410 接收信号RX+ED 如何进行RZI解码? 図に示すように、VLINEは高インピーダンスから高電圧に変化します。この変化によってRXに低レベルパルスが生成されないため、RZI復号時にRXが生成するビット数が1つ少なくなります。 あと2つ質問があります。 1) TJA1410はLAN8670と相互接続できますか? 2) 御社はTJA1410用のVerilogモデルファイル、またはデジタルPHYのシミュレーション設計に使用できるその他のモデルファイルをお持ちですか? ご返信いただき、本当にありがとうございます! 李王 Re: TJA1410 接收信号RX+ED 如何进行RZI解码? こんにちは@li_wangさん https://www.nxp.com/design/design-center/development-boards-and-designs/TJA1410-EVB直接注文可能です。 S32K5はNPI(新製品導入)で、まだ正式に発売されていません。これらの製品の早期アクセス権を得たお客様は、現場エンジニアを割り当てていることにご注意ください。指定されたフィールドエンジニアが、この製品に関する問題や懸念、問い合わせの主要なサポートチャネルとなります。 よろしくお願いいたします。 パベル Re: TJA1410 接收信号RX+ED 如何进行RZI解码? こんにちは@li_wangさん 測定値をご提供いただきありがとうございます。しかし、現在のスクリーンショットでは、最初の期待されるRXイベントが実際に欠落しているのか、受信バースト開始時にデコードが誤って整列されているのかを判断するのに十分な時間解像度を提供していません。 以下の情報を提供していただけますか: デジタルPHYまたはカスタムデコーダの詳細。EDとRXが受信およびビットアライメントにどのように使用されるかを含む。 バースト開始付近のED、RX、TX、および差動VLINEを示す高解像度キャプチャ。理想的には最初の8~16ビット期間をカバーする。 現在のキャプチャから判断すると、TJA1410が有効なデータビットを失ったと結論づけることはできません。0x08 0x04の不一致は、デコーダがEDとRXを使って初期ビットアライメントを設定する方法にも起因している可能性があります。 よろしくお願いいたします。 パベル Re: TJA1410 接收信号RX+ED 如何进行RZI解码? こんにちは@li_wangさん はい、TJA1410は共通の10BASE-T1Sネットワークを通じてLAN8670と通信できます。 「Documents in Secure Files」には、TJA1410 VHDL-AMSシミュレーションモデルが用意されています。 本製品の要求されたドキュメントは管理下で公開されており、NDA(秘密保持契約)の下でSecure Filesを通じてアクセス可能です。 こちらからアクセスを申請してください: https://www.nxp.com/webapp-signup/docstoreReg フォーム送信時に、有効な秘密保持契約書(NDA)のコピーをアップロードするよう求められますので、ご注意ください。もし御社にまだNDAがない場合は、まずNDAのフォームにご記入ください: https://www.nxp.com/webapp-signup/ndaReqForm NDAが整ったら、安全なファイルへのアクセスをリクエストできます プロセスを理解するためにFAQをご確認ください: https://www.nxp.com/support/support/secure-access-rights:SEC-ACCESS https://www.nxp.com/support/support/secure-access-rights/secure-access-rights-faqs:SEC-ACCESS-FAQS オートモーティブ イーサネットは輸出管理方針の対象となり、NDAやSecure Filesへのアクセスが認められた後でも追加の承認が必要になる場合がありますのでご注意ください。 よろしくお願いいたします。 パベル
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How to perform RZI decoding on the TJA1410 receiving signal RX+ED? As can be seen from the waveform in the manual, RX ignores the first transition starting with high impedance (or 0), resulting in RX missing a transition and RZI decoding error. I'd like to ask about NXP TJA1410. In this case, are there any recommended decoding methods? Ethernet Re: TJA1410 接收信号RX+ED 如何进行RZI解码? Hello @li_wang , First, could you please clarify whether this is a theoretical concern based on Figure 11 or whether you are observing an actual RZI decoding error in your implementation? If an actual error is observed, please provide: TX, RX, ED and differential line voltage waveforms covering the TRANSMIT command and the beginning of data transmission The digital PHY or custom decoding implementation connected to the TJA1410 The point at which the implementation starts treating RX as valid The expected and actually decoded data sequence Regarding Figure 11, the highlighted VLINE transition occurs during the transition from Normal mode to Transmitting mode. At this time, the line impedance changes from High-Z to active impedance and the transmitter begins driving the differential line. The RX output is explicitly marked as undefined during this transition. Therefore, the initial VLINE movement shown in the highlighted area should not be interpreted as a valid RZI data transition that must be represented by a pulse on RX. In Normal and Transmitting modes, the default level on RX is HIGH. When the differential MDI voltage crosses the receiver trigger threshold, the TJA1410 generates a LOW pulse on RX. This behavior applies to the valid receive-data interval. Consequently, Figure 11 does not indicate that the TJA1410 ignores the first valid RZI transition. It shows that RX is not defined during transmitter activation. Valid RZI decoding should begin only when RX is in its valid operating interval, not from the initial analog VLINE movement caused by the mode transition. Best regards, Pavel Re: TJA1410 接收信号RX+ED 如何进行RZI解码? Hi, PavelL How can I obtain the S32K5 + TJA1410 test kit? Thanks Li.Wang Re: TJA1410 接收信号RX+ED 如何进行RZI解码? The actual test waveform of TJA1410 shows that TJA1410 is in Normal mode, only receiving data and not sending data. The signals from top to bottom in the diagram are: ED, RX, Vline, TRX_P, TRX_N. When the RX signal is received and decoded, according to the RZI rule, the decoded data is 0x04, but the actual data on Vline is 0x08 (BEACON). Observing the signal RX, it was found that when Vline changed from high impedance to high, RX did not output a low-level pulse, which means that RX was missing 1 bit of data, resulting in a decoding error. Thank you very much for your reply. Thanks! Li.Wang Re: TJA1410 接收信号RX+ED 如何进行RZI解码? Hello @li_wang , Yes, the TJA1410 can communicate with the LAN8670 over a common 10BASE-T1S network. There is available a TJA1410 VHDL-AMS simulation model under Documents in Secure Files. Requested documentation for this product is under control release, accessible under NDA (Non-Disclosure Agreement) via Secure Files. Please Request Access here: https://www.nxp.com/webapp-signup/docstoreReg Please note, during the form submission you will be asked to upload valid NDA copy. If your company does not have any yet please fill the form for NDA first: https://www.nxp.com/webapp-signup/ndaReqForm When NDA is ready you can request secure files access Kindly check FAQs to understand the process: https://www.nxp.com/support/support/secure-access-rights:SEC-ACCESS https://www.nxp.com/support/support/secure-access-rights/secure-access-rights-faqs:SEC-ACCESS-FAQS Please note that Automotive Ethernet is subject to export control policies and additional approvals may be required even after NDA and Secure Files access is granted. Best regards, Pavel Re: TJA1410 接收信号RX+ED 如何进行RZI解码? As shown in the figure, VLINE changes from high impedance to high voltage. This change does not generate a low-level pulse on RX, which will cause RX to generate 1 less bit during RZI decoding. I have two more questions: 1) Can the TJA1410 interconnect with the LAN8670? 2) Does your company have Verilog model files for TJA1410, or other model files that can be used for simulation design of digital PHY? Thank you so much for your reply! Li.Wang Re: TJA1410 接收信号RX+ED 如何进行RZI解码? Hello @li_wang , https://www.nxp.com/design/design-center/development-boards-and-designs/TJA1410-EVB can be ordered directly. S32K5 is a NPI (New Product Introduction) which has not been officially launched yet. Please be advised that customers who have been granted early access to such products have assigned their field engineers. Your designated field engineer should serve as your primary support channel for any issues, concerns or queries you may have about this product. Best regards, Pavel Re: TJA1410 接收信号RX+ED 如何进行RZI解码? Hello @li_wang , Thank you for providing the measurement. However, the current screenshot does not provide sufficient time resolution to determine whether the first expected RX event is actually missing or whether the decoding is aligned incorrectly at the beginning of the received burst. Could you please provide: Details of the digital PHY or custom decoder, including how ED and RX are used for reception and bit alignment. A higher-resolution capture showing ED, RX, TX and differential VLINE around the beginning of the burst, ideally covering the first 8 to 16 bit periods. Based on the current capture, we cannot yet conclude that the TJA1410 loses a valid data bit. The 0x08 to 0x04 mismatch could also be caused by how the decoder establishes the initial bit alignment using ED and RX. Best regards, Pavel
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在 EB Tresos 30.0 中无法选择 mcal 端口模块的 PortPinMode。 我发现 EB tresos 30.0 与 29.0 非常不同。29.0 版本一切顺利,但 30.0 版本出现了很多问题。 至于端口模块的配置项“PortPin Mode”,除了 GPIO 之外,我没有看到任何其他选项。 例如这个 UART TX 引脚,我无法将其修改为 UART TX 选项。 这是什么原因呢?如何解决这个问题? Re: PortPinMode of mcal port module could not be select in EB tresos 30.0 请问有人能给些建议吗?
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PN7160 Burning Hello, I am currently using a PN7160 kit ending with EVK, and we used the hat that connects to the pi, making sure it was seated correctly (as far as we know) and it worked perfectly yesterday making sure it was communicating over I2C, but today when we came back to the lab and plugged it in (unchanged from last night) some smoke started coming out of the IC on the PN7160, so we unplugged it The Pi boots up normally without the pn7160 on so I’m not sure what happened between yesterday and today but it was locked away and I am the only one with a key. We’re doing a sponsored project with Toyota, and he advised us to talk to the support team, so we were just seeing if y’all had any advice or idea what happened
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如何实现 NCF[5] 推荐的恢复机制 我目前正在配置 FCCU,并尝试根据 NXP 故障映射文档(中断后由 SBC 发起的 POR 恢复在中断服务例程中启动)实现针对故障 NCF[4] 的推荐恢复机制。 我正在使用S32K312微控制器和FS65单板计算机。请问是否可以通过控制器向FS65单板计算机发送SPI命令进行软件RESET,以重新初始化所有电源轨?如果可以,能否提供正确的实现方法? 我尝试启用 SBC_FS65_FS_SF_OUTPUT_REQUEST_ADDR 寄存器中的 rstb 位,但我没有观察到 SBC 复位。 请告知如何正确实施此恢复机制。 BR Sandeep Singh   Re: How to implement recommended recovery mechanism for NCF[5] 嗨,彼得, 上述恢复机制已记录在 NXP 的故障图文档中,该文档附于 S32K3 参考手册(修订版 8,2024 年 1 月)。 此外,由于我们这里使用的电源是由 SBC FS65 构建的,用于给 MCU 供电,因此单独 RESET MCU 并不能稳定 SBC 产生的电源。 此致, 桑迪普·辛格 Re: How to implement recommended recovery mechanism for NCF[5] 你好, 我对这个建议有点困惑。 中断后,SBC 发起的 POR 恢复在中断服务例程中启动。 我认为这种推荐的恢复机制在技术上似乎行不通。 NCF[4] 表示电压监测故障,包括影响 MCU 内核供电的违规行为。一旦内核电压超出其有效工作范围,就不能再保证内核、闪存访问、SRAM 访问以及中断服务例程本身的正确执行。因此,依靠 ISR 与 SBC 建立 SPI 通信并启动恢复并不能提供可靠的功能安全响应。 此类故障应通过硬件功能安全路径进行处理: PMC → FCCU → MC_RGM → RESET 这对应于 R3 FCCU 反应,该反应完全基于硬件,无需依赖软件执行即可启动芯片功能 RESET。S32K3 功能安全手册对 R3 故障的这种行为进行了详细描述。 除非存在未记录的机制或有保证的早期预警电压阈值,明确保证 MCU 对整个 ISR 和 SPI 事务的有效执行,否则从架构或功能安全的角度来看,所提出的基于中断的恢复是不合理的。 请提供确切的文档和版本说明,说明如何通过中断处理 NCF[4],然后由 SBC 发起 POR,以及在电压违规后保证有效软件执行的架构假设? 在这个问题得到澄清之前,我不建议通过中断来实现恢复。 顺祝商祺! Peter Re: How to implement recommended recovery mechanism for NCF[5] 你好, 上述恢复机制已记录在 NXP 的故障图文档中,该文档附于 S32K3 参考手册(修订版 8,2024 年 1 月)。 好的,这只是个建议。我绝不会在功能安全关键系统中使用它。 此外,由于我们这里使用的电源是由 SBC FS65 构建的,用于给 MCU 供电,因此单独重置 MCU 并不能稳定 SBC 产生的电源。 它不会稳定下来,但重置后MCU将进入安全状态。因此,不会执行任何可能被损坏的指令。 如果电源中出现一次性事件(例如由于屏蔽不良导致的电感),则 SBC 仍会向 MCU 提供正确的电压,但 MCU 的执行会受到影响。因此,从中断调用 RESET 对我来说毫无意义。 更新: 好的,我正在就这个问题咨询功能安全团队。 当出现过电压或低功率轨上的低电压警告时,会调用 NCF[4]。 如果电压下降,则会执行上电复位 (POR)。 低压检测 (LVD) > 警告 > 中断 LVR(低电压RESET)-> POR HVD > 通知 > FCCU NCF4 过电压/通止故障通过 FCCU NCF4 传播。 低压检测 是一种早期预警通知。 LVR 完全绕过 FCCU,直接进入 POR。 顺祝商祺! Peter
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TJA1410 接收信号RX+ED 如何进行RZI解码? 根据手册中的波形可以看到,RX 忽略了第一次又高阻(或者0)开始的跳变,导致RX少一个跳变,RZI解码出错。 想问一下NXP,TJA1410 这种情况下,有建议的解码方式吗? Ethernet Re: TJA1410 接收信号RX+ED 如何进行RZI解码? 你好@li_wang , 首先,请您澄清一下,这是基于图 11 的理论问题,还是您在实现中观察到的实际 RZI 解码错误? 如果发现实际错误,请提供以下信息: TX、RX、ED 和差分线路电压波形涵盖了传输命令和数据传输的开始阶段 连接到 TJA1410 的数字 PHY 或自定义解码实现 实现开始将 RX 视为有效值的点 预期和实际解码的数据序列 如图 11 所示,突出显示的 VLINE 转换发生在从正常模式到传输模式的转换过程中。此时,线路阻抗从高阻抗变为有源阻抗,发射器开始驱动差分线路。在此转换过程中,RX 输出被明确标记为未定义。因此,高亮区域中显示的初始 VLINE 移动不应被解释为有效的 RZI 数据转换,该转换必须由 RX 上的脉冲表示。 在正常模式和发射模式下,接收端的默认电平为高电平。当差分 MDI 电压超过接收器触发阈值时,TJA1410 会在 RX 上产生一个低电平脉冲。此行为适用于有效的接收数据间隔。 因此,图 11 并不表明 TJA1410 忽略了第一个有效的 RZI 转换。这表明在发射器激活期间未定义 RX。有效的 RZI 解码应该只在 RX 处于有效工作区间时开始,而不是从模式转换引起的初始模拟 VLINE 移动开始。 顺祝商祺! 帕维尔 Re: TJA1410 接收信号RX+ED 如何进行RZI解码? Hi, PavelL 请问怎样可以获取  S32K5 + TJA1410测试套件? 谢谢 Li.Wang Re: TJA1410 接收信号RX+ED 如何进行RZI解码? TJA1410 实际测试波形, TJA1410 处于Normal 模式,只接收数据,不发送数据。 图中从上到下的信号分别为:ED, RX, Vline, TRX_P, TRX_N 接收到RX 信号,并进行解码时,按RZI规则,解码出来的数据为0x04,  实际上Vline 上的数据为0x08 (BEACON) 观察信号RX,发现在Vline 由高阻变为高时,RX 没有输出低电平脉冲,也就是说RX 少了1 bit 数据,导致解码错误。 非常感谢您的回复, 谢谢! Li.Wang Re: TJA1410 接收信号RX+ED 如何进行RZI解码? 你好@li_wang , 是的,TJA1410 可以通过常见的 10BASE-T1S 网络与 LAN8670 通信。 在“安全文件”下的“文档”中,有一个 TJA1410 VHDL-AMS 仿真模型。 本产品所需文档属于受控版本,可通过签署保密协议 (NDA) 后的安全文件访问。 请在此处申请访问权限: https://www.nxp.com/webapp-signup/docstoreReg 请注意,在提交表格时,您将被要求上传有效的保密协议副本。如果贵公司目前还没有任何保密协议,请先填写保密协议申请表: https://www.nxp.com/webapp-signup/ndaReqForm 保密协议准备就绪后,您可以申请安全文件访问权限。 请查看常见问题解答以了解流程: https://www.nxp.com/support/support/secure-access-rights:SEC-ACCESS https://www.nxp.com/support/support/secure-access-rights/secure-access-rights-faqs:SEC-ACCESS-FAQS 请注意,汽车以太网受出口管制政策约束,即使在授予保密协议和安全文件访问权限后,可能仍需要额外的批准。 顺祝商祺! 帕维尔 Re: TJA1410 接收信号RX+ED 如何进行RZI解码? 你好@li_wang , 感谢您提供测量数据。然而,当前的屏幕截图没有提供足够的时间分辨率来确定第一个预期的 RX 事件是否真的丢失,或者解码是否在接收到的突发信号的开头处错误对齐。 请问您能否提供以下信息: 数字 PHY 或自定义解码器的详细信息,包括 ED 和 RX 如何用于接收和比特对齐。 更高分辨率的捕获显示了突发信号开始附近的 ED、RX、TX 和差分 VLINE,理想情况下覆盖前 8 到 16 位周期。 根据目前的捕获结果,我们还不能断定 TJA1410 丢失了有效数据位。0x08 与 0x04 不匹配也可能是由于解码器如何使用 ED 和 RX 建立初始位对齐造成的。 顺祝商祺! 帕维尔 Re: TJA1410 接收信号RX+ED 如何进行RZI解码? 你好@li_wang , https://www.nxp.com/design/design-center/development-boards-and-designs/TJA1410-EVB可直接订购。 S32K5 是一款尚未正式发布的新产品 (NPI)。请注意,已获准提前体验此类产品的客户已指派了现场工程师。您指定的现场工程师应作为您解决有关本产品任何问题、疑虑或疑问的主要支持渠道。 顺祝商祺! 帕维尔 Re: TJA1410 接收信号RX+ED 如何进行RZI解码? 如图中,VLINE 由高阻变为高电压,这一变化没有在RX 上产生低电平脉冲,会导致RX 在进行RZI 解码时少产生1bit. 我还有两个问题: 1) TJA1410 可以和LAN8670 互联通行吗? 2) 贵公司由TJA1410 的 verilog 模型文件吗,或者其他可以用仿真的模型文件?用于设计数字PHY。 非常感谢回复! Li.Wang
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S32 Design Studio for Power Architecture 2017.R1 在许可证过期后显示“缺少许可证” 您好,NXP支持团队, 我正在 Windows 系统上使用S32 Design Studio for Power Architecture 2017.R1 版本。现在 IDE 显示“缺少许可证” ,而且许可证似乎已经过期。
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MCXN947 DLL auto-adjusted function not working Hello, I'm using the MCXN947 via FlexSPI with an OctalRAM (IS66WVO32M8DALL-200BLI). The FlexSPI root clock is supplied at 150 MHz via PLL1, and since the RAM operates in DDR mode, I have an output clock rate of 75 MHz. The `flexspi_device_config_t` has the following parameters: flexspi_device_config_t psram_config = { .flexspiRootClk = 150000000U, .isSck2Enabled = false, .flashSize = OCTALRAM_ISSI_SIZE, .CSIntervalUnit = kFLEXSPI_CsIntervalUnit1SckCycle, .CSInterval = 2, .CSHoldTime = 2, .CSSetupTime = 2, .dataValidTime = 2, .columnspace = 4, .enableWordAddress = false, .AWRSeqIndex = HYPERRAM_CMD_LUT_SEQ_IDX_WRITEDATA, .AWRSeqNumber = 1, .ARDSeqIndex = HYPERRAM_CMD_LUT_SEQ_IDX_READDATA, .ARDSeqNumber = 1, .AHBWriteWaitUnit = kFLEXSPI_AhbWriteWaitUnit2AhbCycle, .AHBWriteWaitInterval = 0, .enableWriteMask = true, }; To initialize FlexSpi, I use the SDK FLEXSPI_DRIVER, version 2.6.0. When I configure the delay cells using the auto-adjusted function (as described in the manual under section 10.3.15.6, “DLL configuration for sampling”) with the following values: • SLVDLYTARGET=0x0F (divider 16/32 * root_clock = 3.33 ns) • REFPHASEGAP=0x02 • DLLEN=0x01 • OVRDEN=0x01 After waiting for the ASLVLOCK and AREFLOCK lock bits, I get 0x01 for ASLVSEL and 0x00 for AREFSEL. Consequently, the RAM's read and write functions do not work, since the set delay time is approximately 120 ps! /* Configure DLL. */ configValue = FLEXSPI_CalculateDll(base, config); base->DLLCR[index] = configValue; /* DLL neu kalibrieren */ base->DLLCR[0] |= FLEXSPI_DLLCR_DLLRESET_MASK; base->DLLCR[0] &= ~FLEXSPI_DLLCR_DLLRESET_MASK; /* Exit stop mode. */ base->MCR0 &= ~FLEXSPI_MCR0_MDIS_MASK; /* Lock abwarten */ while ((base->STS2 & (FLEXSPI_STS2_AREFLOCK_MASK | FLEXSPI_STS2_ASLVLOCK_MASK)) != (FLEXSPI_STS2_AREFLOCK_MASK | FLEXSPI_STS2_ASLVLOCK_MASK)) { } SDK_DelayAtLeastUs(10U, CLOCK_GetCoreSysClkFreq()); Even if I use different values for SLVDLYTARGET, the output of ASLVLOCK and AREFLOCK does not change. However, if I set the delay time to a fixed value using the registers OVRDEN=0x01 and OVRDVAL=0x1b (corresponding to a delay time of approximately 3.36 ns), reading from and writing to RAM works without any problems. However, since the root clock is greater than 100 MHz, NXP recommends using the DLL's auto-adjustment feature. Unfortunately, it doesn't seem to be able to determine the correct delay time! Communication & Control(I3C | I2C | SPI | FlexCAN | Ethernet | FlexIO) Core and Memory MCXN Re: MCXN947 DLL auto-adjusted function not working Hi @IbhDaniel  Thank you for the post! The MCXNx4 Reference Manual indicates that the serial root clock is the FlexSPI core clock (see Table 79. Clock Usage). In your case, this clock is configured to 150 MHz. I also see that you have implemented the DLL sampling configuration, and the auto-calibration path appears to be the correct approach. The settings SLVDLYTARGET = 0x0F and DLLEN = 0x01 were configured correctly. The only issue identified was OVRDEN = 0x01 instead of 0x00, which disables the auto-calibration output path and causes ASLVSEL = 0x01 and AREFSEL = 0x00 regardless of the SLVDLYTARGET value. I would just like to confirm that the above analysis applies to your implementation. Could you please verify that: MCR0[RXCLKSRC] = 3h (Flash-memory-provided read strobe and input from DQS pad) is being used in your configuration? Re: MCXN947 DLL auto-adjusted function not working Hi Carlos, Thanks for your reply. Sorry, that was a typo on my part, I set the OVRDEN bit to 0. In the screenshot of the MCU register, you can also see that OVRDEN was set to value 0. I’m using the OctalRam IS66WVO32M8DALL-200BLI, if I understand correctly, this module sends the DQS signal to the MCU. Re: MCXN947 DLL auto-adjusted function not working I checked it again, and the MCR0[RXCLKSRC] bit is set to 3h in the MCU. Re: MCXN947 DLL auto-adjusted function not working Hi @IbhDaniel, Could you please verify that MCR0[RXCLKSRC] = 3h (Flash-memory-provided read strobe input from the DQS pad) is being used in your configuration? This point is important because auto-adjustment/calibration is only supported when the DQS signal is sourced from the external DQS pad. If a different RXCLKSRC setting is selected, the automatic delay adjustment mechanism will not operate as expected. Re: MCXN947 DLL auto-adjusted function not working Hi @IbhDaniel  Thank you for the confirmation, I'll review this with the internal team. This may take some time. We appreciate your patience.  In the meanwhile, please use the workaround you find doing the manual calibration.  Apologize the inconvenience this may cause.  Re: MCXN947 DLL auto-adjusted function not working Hi @IbhDaniel, Could you please share your flexspi_config_t?  This to replicate the behavior you are facing.  Also, try adding SDK_DelayAtLeastUs of 10us after UpdateDllValue and after FLEXSPI_SetFlashConfig() BR Re: MCXN947 DLL auto-adjusted function not working Hi Carlos, Here is the information on the parameters I use with the `flexspi_config_t` structure: flexspi_config_t config; /* Get FLEXSPI default settings and configure the flexspi. */ FLEXSPI_GetDefaultConfig(&config); config.rxSampleClock = kFLEXSPI_ReadSampleClkExternalInputFromDqsPad; /*Set AHB buffer size for reading data through AHB bus. */ config.ahbConfig.enableAHBPrefetch = true; config.ahbConfig.enableAHBBufferable = true; config.ahbConfig.enableAHBCachable = true; config.ahbConfig.enableReadAddressOpt = true; for (uint8_t i = 1; i < FSL_FEATURE_FLEXSPI_AHB_BUFFER_COUNT - 1; i++) { config.ahbConfig.buffer[i].bufferSize = 0; } config.ahbConfig.buffer[0].masterIndex = 4; /* DMA0 */ config.ahbConfig.buffer[0].bufferSize = 512; /* Allocate 512B bytes for DMA0 */ config.ahbConfig.buffer[0].enablePrefetch = true; config.ahbConfig.buffer[0].priority = 0; /* All other masters use last buffer with 512B bytes. */ config.ahbConfig.buffer[FSL_FEATURE_FLEXSPI_AHB_BUFFER_COUNT - 1].bufferSize = 512; #if !(defined(FSL_FEATURE_FLEXSPI_HAS_NO_MCR0_COMBINATIONEN) && FSL_FEATURE_FLEXSPI_HAS_NO_MCR0_COMBINATIONEN) config.enableCombination = true; #endif FLEXSPI_Init(BUNNY_FLEXSPI, &config); And here is the code for the “SDK_DelayAtLeastUs” and “FLEXSPI_SetFlashConfig” functions: SDK_DelayAtLeastUs(10U, CLOCK_GetCoreSysClkFreq()); /*! * @brief Delay at least for some time. * Please note that, if not uses DWT, this API will use while loop for delay, different run-time environments have * effect on the delay time. If precise delay is needed, please enable DWT delay. The two parmeters delayTime_us and * coreClock_Hz have limitation. For example, in the platform with 1GHz coreClock_Hz, the delayTime_us only supports * up to 4294967 in current code. If long time delay is needed, please implement a new delay function. * * @Param delayTime_us Delay time in unit of microsecond. * @Param coreClock_Hz Core clock frequency with Hz. */ void SDK_DelayAtLeastUs(uint32_t delayTime_us, uint32_t coreClock_Hz) { uint64_t count; if (delayTime_us > 0U) { count = USEC_TO_COUNT(delayTime_us, coreClock_Hz); assert(count <= UINT32_MAX); #if defined(SDK_DELAY_USE_DWT) && defined(DWT) /* Use DWT for better accuracy */ MSDK_EnableCpuCycleCounter(); /* Calculate the count ticks. */ count += MSDK_GetCpuCycleCount(); if (count > UINT32_MAX) { count -= UINT32_MAX; /* Wait for cyccnt overflow. */ while (count < MSDK_GetCpuCycleCount()) { } } /* Wait for cyccnt reach count value. */ while (count > MSDK_GetCpuCycleCount()) { } #else /* Divide value may be different in various environment to ensure delay is precise. * Every loop count includes three instructions, due to Cortex-M7 sometimes executes * two instructions in one period, through test here set divide 1.5. Other M cores use * divide 4. By the way, divide 1.5 or 4 could let the count lose precision, but it does * not matter because other instructions outside while loop is enough to fill the time. */ #if (__CORTEX_M == 7) count = count / 3U * 2U; #else count = count / 4U; #endif DelayLoop((uint32_t)count); #endif /* defined(SDK_DELAY_USE_DWT) && defined(DWT) */ } } /*! * brief Configures the connected device parameter. * * This function configures the connected device relevant parameters, such as the size, command, and so on. * The flash configuration value cannot have a default value. The user needs to configure it according to the * connected device. * * param base FLEXSPI peripheral base address. * param config Flash configuration parameters. * param port FLEXSPI Operation port. */ void FLEXSPI_SetFlashConfig(FLEXSPI_Type *base, flexspi_device_config_t *config, flexspi_port_t port) { uint32_t configValue = 0; uint8_t index = (uint8_t)port >> 1U; /* PortA with index 0, PortB with index 1. */ /* Wait for bus to be idle before changing flash configuration. */ while (!FLEXSPI_GetBusIdleStatus(base)) { } /* Configure flash size and address shift. */ #if defined(FSL_FEATURE_FLEXSPI_SUPPORT_ADDRESS_SHIFT) && (FSL_FEATURE_FLEXSPI_SUPPORT_ADDRESS_SHIFT) base->FLSHCR0[port] = config->flashSize | FLEXSPI_FLSHCR0_ADDRSHIFT(config->addressShift); #else base->FLSHCR0[port] = config->flashSize; #endif /* FSL_FEATURE_FLEXSPI_SUPPORT_ADDRESS_SHIFT */ /* Configure flash parameters. */ base->FLSHCR1[port] = FLEXSPI_FLSHCR1_CSINTERVAL(config->CSInterval) | FLEXSPI_FLSHCR1_CSINTERVALUNIT(config->CSIntervalUnit) | FLEXSPI_FLSHCR1_TCSH(config->CSHoldTime) | FLEXSPI_FLSHCR1_TCSS(config->CSSetupTime) | FLEXSPI_FLSHCR1_CAS(config->columnspace) | FLEXSPI_FLSHCR1_WA(config->enableWordAddress); /* Configure AHB operation items. */ configValue = base->FLSHCR2[port]; configValue &= ~(FLEXSPI_FLSHCR2_AWRWAITUNIT_MASK | FLEXSPI_FLSHCR2_AWRWAIT_MASK | FLEXSPI_FLSHCR2_AWRSEQNUM_MASK | FLEXSPI_FLSHCR2_AWRSEQID_MASK | FLEXSPI_FLSHCR2_ARDSEQNUM_MASK | FLEXSPI_FLSHCR2_ARDSEQID_MASK); configValue |= FLEXSPI_FLSHCR2_AWRWAITUNIT(config->AHBWriteWaitUnit) | FLEXSPI_FLSHCR2_AWRWAIT(config->AHBWriteWaitInterval); if (config->AWRSeqNumber > 0U) { configValue |= FLEXSPI_FLSHCR2_AWRSEQID((uint32_t)config->AWRSeqIndex) | FLEXSPI_FLSHCR2_AWRSEQNUM((uint32_t)config->AWRSeqNumber - 1U); } if (config->ARDSeqNumber > 0U) { configValue |= FLEXSPI_FLSHCR2_ARDSEQID((uint32_t)config->ARDSeqIndex) | FLEXSPI_FLSHCR2_ARDSEQNUM((uint32_t)config->ARDSeqNumber - 1U); } base->FLSHCR2[port] = configValue; /* Configure DLL. */ FLEXSPI_UpdateDllValue(base, config, port); /* Step into stop mode. */ base->MCR0 |= FLEXSPI_MCR0_MDIS_MASK; /* Configure write mask. */ if (config->enableWriteMask) { base->FLSHCR4 &= ~FLEXSPI_FLSHCR4_WMOPT1_MASK; } else { base->FLSHCR4 |= FLEXSPI_FLSHCR4_WMOPT1_MASK; } if (index == 0U) /*PortA*/ { base->FLSHCR4 &= ~FLEXSPI_FLSHCR4_WMENA_MASK; base->FLSHCR4 |= FLEXSPI_FLSHCR4_WMENA(config->enableWriteMask); } #if !((defined(FSL_FEATURE_FLEXSPI_HAS_NO_FLSHCR4_WMENB)) && (FSL_FEATURE_FLEXSPI_HAS_NO_FLSHCR4_WMENB)) else { base->FLSHCR4 &= ~FLEXSPI_FLSHCR4_WMENB_MASK; base->FLSHCR4 |= FLEXSPI_FLSHCR4_WMENB(config->enableWriteMask); } #endif /* Exit stop mode. */ base->MCR0 &= ~FLEXSPI_MCR0_MDIS_MASK; /* Wait for bus to be idle before use it access to external flash. */ while (!FLEXSPI_GetBusIdleStatus(base)) { } } Thank you very much for your great support! Best regards, Daniel
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Is it expected that a ReLU6 output can exceed 6 on the i.MX95 NPU, with no error or warning? Hello, We're trying to understand how ReLU6 behaves on the i.MX95 Neutron NPU. As far as we understand, ReLU6 should always keep its output between 0 and 6. We noticed lower detection accuracy on the NPU compared to the CPU for an SSD MobileNet V1 model, so we started checking intermediate layer outputs. For a layer using ReLU6, the value on the board went above 6 (up to about 25), while the same layer on the CPU (same model, same input) always stayed within 0-6, as expected. We didn't see any error or warning about this at runtime on the board. During model conversion, neutron-compiler does show a couple of general warnings about quantization, but none of them seem related to this specific point. Could you help us understand: 1. Is it expected that a ReLU6 output can go above 6 on this NPU? 2. If not, shouldn't the compiler or the runtime show an error or a warning in that case? Environment: - Board: i.MX95 EVK - BSP: LF_6.18.20_2.0.0 - eIQ Neutron SDK: 3.2.3 - Model: SSD MobileNet V1 (uint8, Arm ML-Zoo) Thank you! Re: Is it expected that a ReLU6 output can exceed 6 on the i.MX95 NPU, with no error or warning? Hi, Thank you for your interest in NXP Semiconductor products, ReLU6 is listed as a supported operator in Neutron Supported Operators markdown, I would like to confirm if such layer wasn't changed to ReLU, could you please share the steps to reproduce and the binaries you get? You could try eIQ Model Zoo mobilenetv1 and convert it to Neutron. Regards Re: Is it expected that a ReLU6 output can exceed 6 on the i.MX95 NPU, with no error or warning? Hi, Thanks for the quick reply. 1) Confirming it's still ReLU6, not ReLU No, this layer was not changed to ReLU. neutron-compiler's own NeutronIR (--dump-neutron-ir-final-file) still shows FusedActivation = "Relu6" for it - not our interpretation of the file. See evidence/01_confirm_still_relu6/ for the exact model, command, and output. 2) Steps to reproduce, and the binaries we get See evidence/02_reproduction_npu_exceeds_bound/ for the exact commands, the compiled model, input, script, console log, and raw output tensor. On the i.MX95 EVK board: min=-15 max=96 ReLU6 upper bound (raw): 12 elements above the bound: 4650 of 720000 (0.65%) The same layer on the CPU stays within 0-6 as expected (real max=5.999, vs. NPU's real max=24.664). 3) Re: trying eIQ Model Zoo mobilenetv1 We tried it (mobilenet_v1_0.25_128_quant.tflite, from your recipe.sh). None of its 28 CONV_2D/DEPTHWISE_CONV_2D operators actually have ReLU6 as a fused activation, so this model doesn't reproduce (or rule out) the issue we're reporting. For reference, this all uses eIQ Neutron SDK 3.2.3 throughout (compiler and on-board runtime). We suspect the problem is in neutron-compiler itself: compiling this layer with ReLU6 changed to plain ReLU produced byte-for-byte identical microcode, so the upper bound doesn't seem to make it into the generated code at all. Could you confirm this on your end, and let us know if there's anything else you need from us? Thank you! Re: Is it expected that a ReLU6 output can exceed 6 on the i.MX95 NPU, with no error or warning? Hi, I’m following up to see if there are any updates on this issue. Thanks! Re: Is it expected that a ReLU6 output can exceed 6 on the i.MX95 NPU, with no error or warning? Hi @YoshihiroFurudera, No update has been received from the experts, they are still looking into this. I will share an update as soon as possible. Could you please create a support ticket referencing this thread in the meantime? https://support.nxp.com/s/?language=en_US Regards,
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When using the FRDM-MCXN947's I3C interface for I2C communication, the Clk stretching capability fai Hello, I'm currently encountering a problem: I want to use the I3C interface of the FRDM-MCXN947 for I2C communication,but the slave device I'm connecting to experiences clock stretching during data preparation,so I have to wait for the slave device to release the SCL signal before data transfer can begin. I've tried using the configurable registers (such as MCONFIG[SKEW] = 0, MCONFIG[HKEEP] = 0b11, MCONFIG[MSTENA] = 0b11) from the MCXNP184M150F70RM reference file, but it doesn't seem to be working. How can I resolve this? #FRDM-MCXN947 #I3C  Communication & Control(I3C | I2C | SPI | FlexCAN | Ethernet | FlexIO) MCXN Re: When using the FRDM-MCXN947's I3C interface for I2C communication, the Clk stretching capability Hi @kevin_Jhuang  The register settings are currently applied before I3C_MasterInit(), so they may be overwritten by the SDK initialization. Please enable: masterConfig->disableTimeout = true; Then configure MSTENA = 3, HKEEP = 3, and SKEW = 0 after I3C_MasterInit(). Please clear the corresponding register fields before writing them instead of using |=. After initialization, please read back MCONFIG to verify that the settings are still active. Also provide the MSTATUS and MERRWARN values captured immediately after the clock-stretching failure. Please also confirm that SCL and SDA are configured for open-drain operation and that external pull-up resistors are installed. BR Harry Re: When using the FRDM-MCXN947's I3C interface for I2C communication, the Clk stretching capability Hi Harry: Thank you very much for your reply. I have tried setting MCONFIG again for testing. 1. In the test, disableTimeout was set to true. 2. The image shows the current register settings, including the values ​​of MCONFIG, MSTATUS, and MERRWARN, as well as the I2C bus signal. (The difference between configuration A and configuration B is the setting of MSTENA: Configuration A: MCONFIG[MSTENA] = 3, Configuration B: MCONFIG[MSTENA] = 1). 3. The SDA/SCL IO pins should be set to openDrainEnable = kPORT_OpenDrainDisable as per the example, and pull-up resistors(4.7K) should be present. Currently, it seems that the I2C bus stretching function cannot be implemented. Re: When using the FRDM-MCXN947's I3C interface for I2C communication, the Clk stretching capability Following the above reply,configure B picture Thank you
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NXP LPSPI 配置 S32K344 EVB 大家好, 我目前正在使用 NXP RTD 4.0.0 在 S32K344 EVK 上进行 LPSPI 通信。 我已经完成了 LPSPI 所需的配置,现在正在尝试在 EVK 上开发 SPI 回环通信。 但是,我目前遇到的问题是数据正在传输,但我在接收缓冲区中没有收到预期的数据。 附件内容供您参考: 项目源代码 相关配置详情 请您查看一下附件中的项目和配置,并帮我找出问题所在吗? 具体来说,我希望您能协助核实以下事项: LPSPI 主/从配置 LPSPI引脚配置和信号路由 TX/RX 缓冲区配置 LPSPI 发送和接收的 API 使用 S32K344 EVK 上环回通信所需的任何其他配置 如果还需要我提供任何其他信息或日志,请告知。 谢谢! 拉基 Re: NXP LPSPI Configuration S32K344 EVB 你好@rakYps21 我检查了您的代码和配置,没有发现任何问题。我还将该项目烧录到FRDM-A-S32K344开发板上,如下面的截图所示,主端和从端的接收缓冲区都包含了两次传输的预期数据。 我知道你使用的是S32K3x4EVB板。请问您具体使用的是哪种EVB版本? 另外,如果可以的话,能否分享一下您电路板上MCU的照片?我想检查一下设备的标记和掩膜设置。 BR,VaneB Re: NXP LPSPI Configuration S32K344 EVB 嗨@VaneB , 感谢您的确认和测试。 我目前使用的是FRDM Automotive S32K344MINI-EVB 板HDQFP172 MCU。 我还分享了一张安装在电路板上的MCU的图片供您参考。 请核实确认。 如果您需要我提供任何其他信息,请告诉我。 此致, 拉基 Re: NXP LPSPI Configuration S32K344 EVB 你好@rakYps21 感谢分享图片。 看来我们使用的配置非常相似。为确保两种设置一致,请您仔细检查一下您设置中的 SPI 信号是否按如下所示连接,并与 FRDM-A-S32K344 Rev. A 原理图中指定的引脚分配相匹配? Re: NXP LPSPI Configuration S32K344 EVB 嗨@VaneB , 我已经仔细检查了我的设置中的 SPI 信号连接和引脚分配,它们均按照 FRDM-A-S32K344 中的规定进行配置。 所有配置都与您提到的完全一致。 期待您的回复和进一步指导。 此致, 拉基 Re: NXP LPSPI Configuration S32K344 EVB @VaneB另外,能否请您分享一下您的设备配置和物理连接的图片以供参考? 期待您的回复和进一步指导。 BR, 拉基 Re: NXP LPSPI Configuration S32K344 EVB 你好@rakYps21 照片中的连接不太容易区分,因此我在下面的 FRDM-A-S32K344 图片上用不同的颜色标记了它们,以便更清晰:棕色代表 CLK ,红色代表 PCS ,橙色代表 MOSI ,黄色代表 MISO 。 我还附上了捕获到的信号,以便您验证 SPI 通信是否按预期工作。 Re: NXP LPSPI Configuration S32K344 EVB @VaneB非常感谢您的支持。 现在一切正常。 LPSPI是否支持FRDM-A-S32K344 EVB的内部环回功能?
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RT1064 オンラインアップグレードプラン 下記は、当製品のハードウェア拡張図です。 1. PCとメインボードはTCPで接続されています 2. メインボードは4つのサブボードに4つのSPIバスを介して接続されており、サブボードの機能は同じです 3. メインボードのUART4は、シリアルポートのスイッチを介して4つのサブボードのうちUART1に切り替えることができます foreverwlh2025_0-1789970732170.png プロジェクトの要件により、 PCは4つのサブボード(RT1064)からTCPまでのファームウェアプログラムをアップグレードする必要があります。ハードウェア拡張に基づいて、上位コンピュータ開発、メインボード開発、サブボード開発の作業負荷を考慮して、サブボードファームウェアのアップグレードに最も簡単な解決策を提供できますか? i.MXRT 106x Re: RT1064 Online Upgrade Plan @foreverwlh2025様、 ご質問ありがとうございます。 推奨されるアプローチ PCはTCPを介してマザーボードと通信します。マザーボードはTCPサーバーとして機能し、UART透過ブリッジを実装しています。メインボード上のUART4はシリアルスイッチチップを経由して選択したサブボードのUART1インターフェースにルーティングされます。サブボードはRT1064 ROMブートローダーを動作させるため、サブボード側で追加のブートローダーやファームウェア開発は不要です。 単一サブボードのアップグレード手順(ステップバイステップ): サブボードNでRESET信号をアサートし、BOOT_MODE[1:0]を01(シリアルダウンローダーモード)に設定する。 シリアルスイッチチップを切り替えてUART4をサブボードNのUART1に接続します リリースRESET — サブボードNがRT1064 ROMブートローダーに入り、UARTコマンドを待つ TCP↔UART4バイト転送を有効にする RESETを切り替えてBOOT_MODEを通常に戻すと、サブボードNが新しいファームウェアで起動します。 シリアルセレクタを次のサブボードに切り替えて繰り返します ハードウェアの前提条件 実装前に、以下のハードウェア条件が満たされていることをご確認ください。 メインボードは、各サブボードのBOOT_MODE[1:0]ピンを独立してGPIO制御できます。 メインボードは、各サブボードのRESETピンを個別にGPIO制御できます。 シリアルスイッチチップはメインボードのGPIOで制御可能で、4つのサブボードすべて間のスイッチングをサポートします ご質問や、導入の詳細についてさらに話し合いたい場合は、お気軽にご連絡ください。 Re: RT1064 Online Upgrade Plan @foreverwlh2025様、 ファームウェアのアップグレードに関するお客様のシナリオに対し、弊社が推奨するソリューションの概要を以下にご説明いたします。 1. PCツール PC側では blhost というオープンソースのコマンドラインクライアントを提供しており、NXPのMCUブートローダープライベートフレーミングプロトコル(BSD/MITライセンス)を実装しています。デバイス側プロトコルはMCUオンチップROMブートローダーによって実装されます。これら2つの機能により、ファームウェアのダウンロードとデバイスの設定が可能になります。 このツールはUSBとUART1に対応していますが、TCPには対応していません。 オープンソースリポジトリ: https://github.com/nxp-mcuxpresso/spsdk blhostとROMブートローダーは独自のフレーミングパケットプロトコルで通信します。ご参照ください: MCU Bootloader v2.5.0 リファレンス・マニュアル(MCUBOOTRM) ファームウェアイメージの生成およびパッケージングについては、NXPのSPSDK(Secure Provisioning SDK)に含まれるnxpimageツールをご利用ください。 2. 推奨ソリューション:マザーボード経由のTCP透過転送 あなたのシナリオ(PC→マザーボード→サブボード)の場合、最小限の手間で済む方法は、マザーボードを透過的なTCP-UARTブリッジとして機能させ、blhostを少し変更してシリアルデータをTCPでラップすることです。 建築: PC (modified blhost) ↓ TCP packet (include original UART byte stream) Main Board (TCP Server) ↓ Unpack and forward to sub-board via UART Sub-board (ROM Bootloader) 主な変更点: blhostトランスポート層の変更:blhostソースコードに新しいTCPトランスポートモジュールを追加します。既存のUARTバイトストリーム(フレーミングパケット)は、送信経路ではそのままTCPパケットにラップされ、受信経路ではアンラップされる。 メインボードはTCPサーバーを実装しています。PCからTCPデータを受信し、ペイロードをバイト単位でUART1経由でサブボードに転送します。サブボードからの応答は、同じ透過的な方法でTCP経由でPCに転送されます。 サブボードに変更は不要です。サブボードMCUは単にISPモードでROMブートローダーが動作し、標準UARTコマンドを待つだけで済みます。 Re: RT1064 Online Upgrade Plan 4. TCP↔UART4バイト転送を有効にする すみません、このデータ伝送のステップのために、追加の上位コンピュータを開発する必要があるのでしょうか?例えば、PCは画像データをどのような形式で送信すべきか、サブボードから返された応答データをどのように解析すべきか、そしてどのように相互作用すべきか、といった点です。 Re: RT1064 Online Upgrade Plan いくつか質問があります。 1. mcuXpressIDEから直接コンパイルしたbinのファームウェアは使えませんか?nxpimageを使わなければならないのですか? 2. サブボードのアップグレードを完了するには、MCUの起動モードを切り替え、自社の上位コンピュータソフトウェアでチャネルを切り替える必要があるようです。つまり、私たちは自分たちの上層コンピュータとblhostソフトウェアを同時に使わなければなりません。4つのサブ基板をアップグレードすると、頻繁に切り替えが少し面倒になることがあります 3. BLhostがサブボードと通信するには、まずマザーボードのTCPが透過モードに入る必要があります。操作が完了した後、マザーボードを透過モードからTCP受信モードに切り替え、サブボードが通常の起動モードに入るようにするにはどうすればよいのでしょうか 4. blhostのソースコードに新しいTCP送信モジュールを追加します - 例はありますか? 5. マザーボード上でシリアルポートの透過伝送を実現するための提案はありますか?例えば、DMAの使用や割り込みとブロッキングの実装など。 Re: RT1064 Online Upgrade Plan @foreverwlh2025様、 1. MCUXpresso IDEが直接生成したBINファイルは起動できません。nxpimage はMCUXpresso IDEで生成されたBINファイルを起動可能なイメージに変換します。 2. はい、ホストPCのソフトウェアを自分で修正する必要があります。この方法では、4つのサブボードは一度に1つずつしかアップグレードできません。 3. メインボードアプリケーションがこれを処理する必要があります。ファームウェアのアップグレードが完了した後、 メインボードは自らTCP受信モードに戻り、サブボードの起動モードを制御してQSIブートモードに切り替え、その後サブボードをリセットします。その後、サブボードは正常に起動します。 4. いいえ、これに関する例はありません。 5.特に推奨事項はありません。すべてのTCPデータを受信したら、UART経由でサブボードに送信します。UART送信にはポーリング方式の使用を推奨します。 よろしくお願いいたします。 シェリー Re: RT1064 Online Upgrade Plan @ShellyZhang様 前回取り上げられた問題について、CANお答えいただけますか?ありがとう!! 追伸:このプロジェクトのアップグレード計画は新しいもので、多くのサポートが必要になるかもしれません Re: RT1064 Online Upgrade Plan @foreverwlh2025様、 1.blhostがUART1経由でファームウェアをボードに書き込むと、ブートローダーは書き込まれたイメージの検証を完了した後、応答を返します。 あなたの用途では、PCがこの応答を監視し、メインボードにTCP受信モードに切り替えるよう指示できます。 2. 透過的な転送デバイスとして機能するのではなく、メインボードはサーバーとして機能し、MCUブートローダープロトコル(ホスト)をファームウェア内で直接実装できます。これにより、メインボードがファームウェアのアップグレードプロセスとサブボードとの通信を自ら管理できるようになります。 よろしくお願いいたします。 シェリー Re: RT1064 Online Upgrade Plan @ShellyZhangさんへ ファームウェアのアップグレードが完了すると、メインボードは自動的にTCP受信モードに戻るはずです 1. 透過送信モードでは、メインボードはサブボードのアップグレードが終了したことを検知できないのですよね? 2.このソリューションはデバイス側のコーディングは少ないようですが、ホスト側でやるべきことがたくさんあり、それらすべてをアップグレードすると操作がより複雑になります。他に解決策はありますか?
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S32 Design Studio for Power Architecture 2017.R1 はライセンス満了後に「ライセンス不足」と表示します こんにちは、NXPサポートチームの皆さん、 私はWindowsの S32 Design Studio for Power Architecture 2017.R1 を使っています 。IDEでは「 ライセンス不足」 と表示 され、ライセンスは期限切れのようです。
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S32 Design Studio for ARM v2018 R1 はライセンスが期限切れとなり、インストールできなくなりました。 以前はS32K144を使用しており、S32 Design Studio for ARM v2018 R1をインストールしていました。しばらく使用した後、期限切れと表示されました。現在はfs65を使用しており、いくつかのサンプルコードを学習する必要があります。サンプルコードは、S32 Design Studio for ARM v2018 R1開発環境に基づいています。インストール中にアクティベーションコードを正常に検証できず、オフラインインストールも機能しませんでした。しかし、ビュー数に拡張機能が見つかりませんでした。 認証コードを入力させていただくか、期限切れのアカウントを復元していただけますでしょうか?よろしくお願いいたします。 以前はS32 Design Studio for ARM v2018 R1でS32K144を使用していましたが、しばらく使用した後、有効期限切れの通知を受け取りました。現在FS65を使用しており、S32 Design Studio for ARM v2018 R1開発環境に基づいたサンプルコードを研究する必要があります。しかし、オンラインでもオフラインでもアクティベーションコードを正常に認証できず、ライセンスを延長するオプションも見つかりません。 アクティベーションコードの認証、または有効期限切れの問題を解決するお手伝いをしていただけませんか?ありがとう! Re: S32 Design Studio for ARM v2018 R1过期后,无法再安装 こんにちは、 お客様のS32DSライセンスが延長されました。以前のコードを使用して、S32DSを再度有効化してください。
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RT1064 在线升级计划 下图是我们产品的硬件扩展示意图: 1. PC 和主板通过 TCP 连接。 2.主板通过四条SPI总线与四个子板连接,各子板的功能相同。 3.主板上的UART4可以通过串口切换芯片切换到4个子板的UART1。 foreverwlh2025_0-1789970732170.png 由于项目需要, PC需要通过TCP升级四块RT1064子板的固件程序。基于硬件扩展情况,能否提供最简单的子板固件升级方案(考虑到上位机开发、主板开发和子板开发的工作量)? i.MX RT106x Re: RT1064 Online Upgrade Plan 亲爱的@foreverwlh2025 , 谢谢你的提问。 推荐方法 PC通过TCP协议与主板通信。主板充当 TCP 服务器,并实现 UART 透明桥接。主板上的 UART4 通过串行切换芯片路由到所选子板的 UART1 接口。子板运行 RT1064 ROM 引导加载程序,因此子板端不需要额外的引导加载程序或固件开发。 单个子板的逐步升级流程: 对子板 N 施加 RESET 信号;设置 BOOT_MODE[1:0] = 01(串行下载器模式) 将串口切换芯片切换为连接 UART4 和子板 N 的 UART1。 释放 RESET 按钮——子板 N 进入 RT1064 ROM 引导加载程序并等待 UART 命令。 启用 TCP↔UART4 字节转发 切换 RESET 开关并将 BOOT_MODE 恢复为正常模式——子板 N 将使用新固件启动。 将串行选择器切换到下一个子板并重复上述步骤。 硬件先决条件 请在实施前确认以下硬件条件已具备: 主板对每个子板的BOOT_MODE[1:0]引脚具有独立的 GPIO 控制。 主板对每个子板的RESET引脚具有独立的 GPIO 控制。 该串行切换芯片可通过主板GPIO控制,并支持在所有4个子板之间进行切换。 如有任何疑问或想进一步讨论实施细节,请随时联系我们。 Re: RT1064 Online Upgrade Plan 亲爱的@foreverwlh2025 , 以下是针对您的固件升级场景推荐的解决方案概要。 1. 电脑工具 在 PC 端,我们提供了blhost——一个开源的命令行客户端,它实现了 NXP 的 MCU 引导加载程序私有帧协议(BSD/MIT 许可证)。设备端协议由MCU片上ROM引导加载程序实现。它们共同实现了固件下载和设备配置。 该工具支持 USB 和 UART1,不支持 TCP。 开源仓库: https://github.com/nxp-mcuxpresso/spsdk blhost 和 ROM 引导加载程序使用专有的帧数据包协议进行通信,请参阅: MCU 引导加载程序 v2.5.0 参考手册 (MCUBOOTRM) 对于固件映像的生成和打包,请使用 NXP 的SPSDK(安全配置 SDK)中包含的nxpimage工具。 2. 推荐方案:通过主板实现 TCP 透明转发 对于你的场景(PC→主板→子板),最省力的方法是让主板充当透明的 TCP 到 UART 桥接器,只需对 blhost 进行少量修改,将串行数据封装在 TCP 中即可: 建筑学: PC (modified blhost) ↓ TCP packet (include original UART byte stream) Main Board (TCP Server) ↓ Unpack and forward to sub-board via UART Sub-board (ROM Bootloader) 关键修改点: 修改 blhost 传输层:在 blhost 源代码中添加一个新的 TCP 传输模块。现有的UART字节流(帧数据包)在发送路径上直接封装成TCP数据包,在接收路径上解封装。 主板实现了一个 TCP 服务器:从 PC 接收 TCP 数据,通过 UART1 将有效载荷逐字节地转发到子板;子板的响应以同样透明的方式通过 TCP 转发回 PC。 子板无需任何更改:子板 MCU 只需处于 ISP 模式,ROM 引导加载程序正在运行,等待标准 UART 命令即可。 Re: RT1064 Online Upgrade Plan 4.启用TCP↔UART4字节转发 -----请问,数据传输的这一步骤是否需要额外开发一台上位计算机?例如,PC应该以什么格式传输图像数据?它应该如何解析子板返回的响应数据?以及它应该如何与子板交互? Re: RT1064 Online Upgrade Plan 以下是一些问题: 1. 能否使用直接从 mcuXpressIDE 编译的 bin 固件?我必须使用 nxpimage 吗? 2. 看来要完成子板的升级,我们需要使用我们自己的上位机软件切换MCU的启动模式和切换通道。换句话说,我们必须将我们自己的上位机和 blhost 软件一起使用。如果我们升级四个子板,频繁切换可能会有点麻烦。 3. 主板 TCP 需要先进入透明模式,BLhost 才能与子板交互。交互完成后,如何触发主板从透明模式切换到TCP接收模式,从而使子板能够进入正常启动模式? 4. 在 blhost 源代码中添加一个新的 TCP 传输模块——您有示例吗? 5. 对于在主板上实现串口透明传输,是否有任何建议,例如使用DMA或实现中断和阻塞机制 Re: RT1064 Online Upgrade Plan 亲爱的@foreverwlh2025 , 1. MCUXpresso IDE 直接生成的 BIN 文件无法启动。nxpimage 可以将 MCUXpresso IDE 生成的 BIN 文件转换为可启动的镜像文件。 2. 是的,您需要自行修改主机软件。采用这种方法,四个子板一次只能升级一个。 3. 主板应用程序需要处理这个问题。固件升级完成后,主板应自动切换回 TCP 接收模式,控制子板的启动模式切换为 QSPI 启动模式,然后重置子板。子板随后将正常启动。 4. 不,我们没有这方面的例子。 5. 无具体建议。接收到所有 TCP 数据后,通过 UART 将其发送到子板。我们建议使用轮询方式进行 UART 传输。 顺祝商祺! 雪莉 Re: RT1064 Online Upgrade Plan 亲爱的@ShellyZhang 您能否对今天上次提出的问题作出回应?谢谢你!! PS:本项目升级计划是全新的,可能需要您的大力支持。 Re: RT1064 Online Upgrade Plan 亲爱的@ShellyZhang 固件升级完成后,主板应自动切换回 TCP 接收模式。 1.在透明传输模式下,主板无法检测到子板升级已经结束,对吗? 2.虽然这个方案在设备端的代码量似乎较少,但在主机端有很多事情要做,升级所有这些事情会使操作更加复杂。还有其他解决办法吗? Re: RT1064 Online Upgrade Plan 亲爱的@foreverwlh2025 , 1.blhost 通过 UART1 将固件编程到板子后,引导加载程序将在完成对已编程映像的验证后返回响应。 就您的使用场景而言,PC 可以监测此响应,然后命令主板切换到 TCP 接收模式。 2. 主板可以不作为透明转发设备,而是作为服务器,直接在其固件中实现 MCU Bootloader 协议(主机)。这样一来,主板就可以自行管理固件升级过程以及与子板的通信。 顺祝商祺! 雪莉
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S32 Design Studio for ARM v2018 R1过期后,无法再安装 之前使用S32K144,安装S32 Design Studio for ARM v2018 R1后,之后使用一段时间就提示过期了,现在在使用fs65,发现需要学习一下实例代码,实例代码基于S32 Design Studio for ARM v2018 R1开发环境,安装的时候,激活码无法验证成功,离线也不行,但是我在view count找不到延期。 能否让我可以验证码能通过或者解除我的过期,谢谢! I previously used the S32K144 with S32 Design Studio for ARM v2018 R1, but after using it for a while, I received an expiration notice. I am now working with the FS65 and need to study the example code, which is based on the S32 Design Studio for ARM v2018 R1 development environment. However, I am unable to successfully validate the activation code—neither online nor offline—and I cannot find an option to extend the license. Could you please help me get the activation code validated or resolve the expiration issue? Thank you! Re: S32 Design Studio for ARM v2018 R1过期后,无法再安装 你好, 您的S32DS许可证已延期。请使用您之前的激活码重新激活S32DS。
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S32 Design Studio for ARM v2018 R1 has expired and can no longer be installed. Previously, I used S32K144 and installed S32 Design Studio for ARM v2018 R1. After using it for a while, it showed as expired. Now I'm using fs65 and I need to study some example code. The example code is based on the S32 Design Studio for ARM v2018 R1 development environment. During installation, the activation code could not be verified successfully, and offline installation didn't work either. However, I couldn't find the extension in the view count. Could you please allow me to pass the verification code or undo my expired account? Thank you! I previously used the S32K144 with S32 Design Studio for ARM v2018 R1, but after using it for a while, I received an expiration notice.I am now working with the FS65 and need to study the example code, which is based on the S32 Design Studio for ARM v2018 R1 development environment.However, I am unable to successfully validate the activation code—neither online nor offline—and I cannot find an option to extend the license. Could you please help me get the activation code validated or resolve the expiration issue?Thank you! Re: S32 Design Studio for ARM v2018 R1过期后,无法再安装 Hi,  your S32DS license has been extended. Please activate S32DS again with your old code. 
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