LX2080 After the LX2080 processor operates for a period of time in a high-temperature environment, the on-board temperature sensor reads 86°C. Upon power cycling, printing freezes at the message "Fixed DDR on board", and the serial port becomes unresponsive. Re: LX2080 Thank you for your reply. Only one board in this batch has this issue. The problem reproduces after full power cycle, but rebooting via the kernel does not trigger the fault. We are unable to run verification tools in high-temperature environments, and the board functions normally at room temperature.@June_Lu Re: LX2080 Please validate the DDR on the high-temperature environment with QCVS DDR to confirm DDR works well. Thanks Re: LX2080  "on-board temperature sensor reads 86°C", is it Tj or on board sensor used to test the board temperature? Thanks

S32K328 – 启用多核时，FIRC 时钟分频器 (DIV16) 不生效 您好，NXP技术支持团队， 我有一个关于 S32K328 的 FIRC 时钟配置的问题。 在单核设置中，我将 STM2 模块的 FIRC 时钟源配置为 3MHz（16 格）。在单核配置中，我确认 FIRC 时钟源以 3MHz 的频率正确输出。 但是，一旦我启用多核，即使分频器仍设置为 16，FIRC 时钟源的输出频率也会从 3MHz 变为 48MHz。 在我目前的架构中，MCU 初始化和设置模式只能在 Core 0 上执行。我的问题是，MCU 时钟是否也可以从 Core 1 访问（或重新配置），以及这是否可能是问题的原因。 关于我的配置的补充信息： 我正在使用 AUTOSAR 环境，并添加了 RM（资源管理器）模块以实现多核支持。 Domain0 主服务器：核心 0，Domain1 主服务器：核心 1。已为每个功能域授予所有内存和外围设备访问权限。 工具环境： MCAL RTD 3.0.0 EB Tresos 27.1.0 我自身分析得出的结论： 在运行时读取 CONFIG_REG_GPR 寄存器中的 FIRC_DIV_SEL 字段时，其值为 3，根据驱动程序代码，这对应于 48MHz（分频器值映射：48MHz→3，24MHz→1，3MHz→2）。我还注意到时钟驱动程序中的分频器写入路径包括 APP_CORE_ACC 权限检查，以及等待安全 BAF (CORE2) 进入 WFI（通过轮询 PRTN0_CORE2_STAT）。我怀疑在多核配置中可能会跳过除法器写入操作。 请问您能否就以下问题提供建议： 为什么启用多核时 FIRC 分频器设置（DIV 16）没有生效，导致输出频率为 48MHz 而不是 3MHz？ 在这种情况下，是否支持或需要从 Core 1 访问或重新配置 MCU 时钟。 在多核配置中，是否由于 APP_CORE_ACC 权限检查或 Secure BAF WFI 超时而跳过分频器写入，以及如何确保正确应用分频器。 感谢您的支持。期待您的回复。 此致， AWS-LIBRARIES-S32K3 Re: S32K328 – FIRC Clock Divider (DIV16) Not Applied When Multicore Is Enabled 你好， 我已经找到了 问题的 根本原因 。 请查看下面的相关驱动函数 （位于 \Mcu_TS_T40D34M30I0R0\src\Clock_Ip_IntOsc.c 中的 Clock_Ip_SetFircDivSelHSEb） 。😞 c /* Application can write this divider */ if ( ((IP_CONFIGURATION_GPR->CONFIG_REG_GPR & CONFIGURATION_GPR_CONFIG_REG_GPR_APP_CORE_ACC_MASK) >> CONFIGURATION_GPR_CONFIG_REG_GPR_APP_CORE_ACC_SHIFT) == CLOCK_IP_APP_CAN_WRITE) { ... /* FIRC_DIV_SEL write happens here */ } else { /* HSE firmware doesn't allow to write FIRC post divider. */ Clock_Ip_ReportClockErrors(CLOCK_IP_REPORT_WRITE_PROTECTION_ERROR, Config->Name); } 问题在于，在我的多核配置中，代码在全速运行时永远不会进入 if (APP_CORE_ACC == CLOCK_IP_APP_CAN_WRITE) 代码块。我通过在该代码块内添加一个 while(1) 循环验证了这一点——它永远不会被执行。结果， FIRC_DIV_SEL 写入操作被跳过，寄存器保持在复位值 3 (48MHz)，而不是配置的 2 (3MHz)。这导致我的 STM 时钟频率比预期快了 16 倍。 然而， 当我在调试模式下运行（单步执行/设置断点）时，同一个代码块执行正常 ，FIRC_DIV_SEL 也 被正确设置为 2（3MHz）。 这种 全速执行和调试执行 之间的差异 是 关键症状。 因此，在 全速多核启动期间， 当 Mcu_InitClock 读取 CONFIG_REG_GPR 中的 APP_CORE_ACC 位时，该位 并未设置为 CLOCK_IP_APP_CAN_WRITE ，但当 我 使用调试器减慢执行速度时，该位就变为可写。 关于我的配置，还有以下补充信息： Mcu_InitClock和 Mcu_SetMode仅在 Core 0 上调用。Core 1 (CM7_1) 不调用任何 MCU时钟 API。 核心 1通过 MC_ME (PRTN0_CORE1_*) 从核心 0 启动。 我没有加载任何HSE 应用固件。 同样的配置在单核处理器中也能正常工作（FIRC_DIV_SEL = 2 / 3MHz）。 工具环境：MCAL RTD 3.0.0，EB Tresos 27.1.0。 请问您能否帮我理解以下问题： CONFIG_REG_GPR 中的 APP_CORE_ACC 位由什么控制 ？ SBAF 在什么条件下 授予 应用程序核心对 FIRC_DIV_SEL 的写入权限 ？ 为什么 在 单核 模式下该 位会被正确设置， 而 在多核配置下（以全速运行时） 却不会被设置 ？启动 CM7_1 或添加多核启动 流程是否会改变 SBAF 授予此访问权限的时间和方式？ 由于该代码块 在调试器下 执行 正确 ，但速度并非全速， 这强烈暗示 SBAF 授予写入权限与 Core 0 调用 MCU_InitClock 之间存在时序/顺序问题。如何 确保 在 Core 0 执行时钟 初始化 之前， SBAF 已授予 APP_CORE_ACC = APP_CAN_WRITE 权限 ？ 在多核配置中，是否存在特定的启动配置（IVT、生命周期或SBAF相关设置）来决定是否授予应用程序核心此访问权限？ 感谢您的支持。期待您的指导。 此致， Re: S32K328 – FIRC Clock Divider (DIV16) Not Applied When Multicore Is Enabled 你好， 感谢您进行测试并提供详细答复。 关于您提出的关于我实现方式的问题： 1. 我如何配置 FIRC_DIV_SEL： 在我的 Clock_Ip_IrcoscConfigurations_0结构中，FIRC 时钟配置的 IRCOSC 范围设置为 CLOCK_IP_SUPPORTS_3MHZ_FREQUENCY 。因此，预期配置为 3MHz，与您的测试相同。 2. 如何初始化第二个核心/是否需要在另一个核心上调用时钟初始化： Mcu_InitClock和 Mcu_SetMode都只在 Core 0 上调用。在Core 1 上，我没有调用任何与 MCU时钟相关的 API。 也就是说，我将 通过 进一步的调试来 再次检查这种行为 ，以确认 核心 1 上 没有意外地发生时钟重新配置 。 补充说明： 在单核模式下，FIRC_DIV_SEL 读取为 2 (3MHz)，并且工作正常。 在多核处理器中，FIRC_DIV_SEL 读取为 3 (48MHz)，导致 STM 时钟周期比预期快 16 倍。 我也会按照您的建议，评估是否迁移到最新的RTD版本。 我会尽快将调试结果反馈给您 。同时，如果 您对 导致 FIRC_DIV_SEL 最终值为 3(48MHz) 的原因有任何建议（即使时钟 初始化仅在 Core 0 上以 3MHz 配置 执行 ），我 将不胜感激。 此致， Re: S32K328 – FIRC Clock Divider (DIV16) Not Applied When Multicore Is Enabled 嗨@dpsdprtmvl 首先，您使用的软件版本比当前版本落后好几个版本，因此我建议您迁移到最新的软件版本。 关于 FIRC_DIV_SEL，我在 S32K3X8EVB-Q289 板上使用 S32K3 IPCF v4.3.0 中的 IPCF_Example_S32K358 进行了一个简单的测试。为了进行本次测试，我修改了 IRCOSC 配置结构（Clock_Ip_IrcoscConfigurations_0），将 IRCOSC 范围从 CLOCK_IP_SUPPORTS_48MHZ_FREQUENCY 更改为 CLOCK_IP_SUPPORTS_3MHZ_FREQUENCY。 运行应用程序并允许内核之间的乒乓通信完成后，我验证了 CONFIG_REG_GPR[FIRC_DIV_SEL] 已正确配置为预期值 (10b)，如下图所示。 您能否提供更多关于您实施方案的细节？您是如何配置 FIRC_DIV_SEL 的？你是如何初始化第二个核心的？你是否也在另一个核心上调用了时钟初始化函数？ BR，VaneB

LS1043AXN8QQB DVFS Dear support,  The customer used the LS1043AXN8QQB platform and set the CPU dynamic frequency adjustment from 1.6GHz to 800MHz and 500MHz. It was found that RCU stall and PCIE communication abnormality occurred when the CPU ran at 500MHz. According to the RM and datasheet of the chip, LS1043 supports 1GHz to 1.6GHz. The official document does not mention the minimum supported frequency for dynamic frequency adjustment. It is uncertain whether 500MHz is supported? Does LS1043A support dynamic frequency adjustment when the CPU is running normally? Re: LS1043AXN8QQB DVFS 500 MHz CPU runtime operation is supported if it is achieved by the CPU clock divider / cpufreq path, not by lowering the CGA PLL itself below 1 GHz. For the PCIe abnormality: if the frequency change is done through the normal CPU DFS path, NXP evidence says only the CPU frequency is affected, while AHB/APB remains unchanged . Therefore PCIe should not be impacted by CPU DFS alone. If PCIe becomes abnormal, check whether the implementation is also changing platform/SYSCLK/PLL ratios, because the datasheet requires the platform clock settings to remain within their valid limits and states a PCIe platform-clock requirement for proper PCIe operation. LS1043A does support runtime CPU frequency scaling to 500 MHz, but the CGA PLL must stay at ≥1 GHz and PCIe/platform clocks must not be disturbed.

Clarification on sharing Ethernet PHY interrupt pins on i.MX8M Plus Hi NXP Team, We are designing an i.MX8M Plus-based SOM with two Ethernet PHYs. Currently, each PHY has a dedicated interrupt GPIO connected to the i.MX8M Plus. We need clarification on the following: What are the main software use cases of the Ethernet PHY interrupt pins? Are they mainly used for link up/down, auto-negotiation, speed/duplex change, and Wake-on-LAN events? Can both Ethernet PHY interrupt outputs be combined and connected to a single i.MX8M Plus GPIO, with software reading both PHY status registers through MDIO to identify the interrupt source? If direct sharing is not recommended, can one or both Ethernet PHYs be operated using PHY polling without an interrupt pin? Will using PHY polling affect normal Ethernet data communication, apart from a small delay in detecting link-status changes? Our intention is to free one GPIO and use it for an ADC data-ready interrupt. Re: Clarification on sharing Ethernet PHY interrupt pins on i.MX8M Plus Hello @Sudharsun  Hope you are doing very well. What are the main software use cases of the Ethernet PHY interrupt pins? Are they mainly used for link up/down, auto-negotiation, speed/duplex change, and Wake-on-LAN events? Ethernet PHY interrupt pins are mainly used for PHY event notification such as link up/down, auto-negotiation, speed/duplex changes, and optional Wake-on-LAN events. Normal Ethernet data traffic does not depend on the interrupt pin. If a PHY interrupt is not provided, Linux PHYLIB can operate the PHY in polling mode. Can both Ethernet PHY interrupt outputs be combined and connected to a single i.MX8M Plus GPIO, with software reading both PHY status registers through MDIO to identify the interrupt source? Combining two PHY interrupt outputs into one GPIO may be possible but the safer design is to use polling for one PHY and reserve the GPIO for your ADC DRDY. Will using PHY polling affect normal Ethernet data communication, apart from a small delay in detecting link-status changes? Using polling should not affect normal Ethernet communication or throughput. Best regards, Salas.

S32 Design Studio for ARM 2.2 – ライセンスアクティベーションエラー(CLLReason errorNo=27) NXPライセンスチームの皆様、こんにちは。 私のS32 Design Studio for ARM v2.2ライセンスが期限切れになるので、使い続けたいと思っています。ライセンスの有効期限と権利の有効期限の両方が2026年7月5日と表示されているため、権利自体は期限切れとなり、既存の有効化コードで再有効化しても有効なライセンスは得られません。 詳細 ： 製品:ARM v2.2用S32 Design Studio 起動コード:CCB1-BEC2-FF96-4859 クリックすると 活性化 そしてアクティベーションコードを入力すると、すぐに次のエラーが表示されます。 CLLReason [errorNo=27, errorString=Error リモートアクティベーションサーバーへの返還要求送信と応答プロセッシング。返品回数の上限に達した場合、必要な場合は製品ベンダーに連絡してください。(FNPエラー0)、flxActMajorErrNo=0、flxActMinorErrNo=0、flxActSysErrNo=0、flxCommErrNo=0] このアクティベーションコードのリターンカウンターをリセットするか、新しいアクティベーションコードを発行して、現在のPCでARM 2.2用のS32 Design Studioを有効化できるようにしてもらえますか? 大変お世話になりました。ありがとうございました。

关于 i.MX8M Plus 上以太网 PHY 中断引脚共享的说明 您好，NXP团队： 我们正在设计一款基于 i.MX8M Plus 的 SOM，带有两个以太网 PHY。目前，每个 PHY 都有一个专用的中断 GPIO 连接到 i.MX8M Plus。 我们需要澄清以下几点： 以太网PHY中断引脚的主要软件应用场景有哪些？它们主要用于链路建立/断开、自动协商、速度/双工模式更改和网络唤醒事件吗？ 能否将两个以太网 PHY 中断输出合并并连接到单个 i.MX8M Plus GPIO，然后通过 MDIO 软件读取两个 PHY 状态寄存器来识别中断源？ 如果不能直接共享，能否使用 PHY 轮询方式操作一个或两个以太网 PHY，而无需中断引脚？ 除了检测链路状态变化时会有轻微延迟外，使用 PHY 轮询是否会影响正常的以太网数据通信？ 我们的目的是释放一个 GPIO，并将其用作 ADC 数据就绪中断。 Re: Clarification on sharing Ethernet PHY interrupt pins on i.MX8M Plus 你好@Sudharsun 希望你一切都好。 以太网PHY中断引脚的主要软件应用场景有哪些？它们主要用于链路建立/断开、自动协商、速度/双工模式更改和网络唤醒事件吗？ 以太网 PHY 中断引脚主要用于 PHY 事件通知，例如链路连接/断开、自动协商、速度/双工更改以及可选的 Wake-on-LAN 事件。 正常的以太网数据传输不依赖于中断引脚。如果没有提供 PHY 中断，Linux PHYLIB可以以轮询模式操作 PHY。 能否将两个以太网 PHY 中断输出合并并连接到单个 i.MX8M Plus GPIO，然后通过 MDIO 软件读取两个 PHY 状态寄存器来识别中断源？ 将两个 PHY 中断输出合并到一个 GPIO 中或许可行，但更安全的设计是使用轮询方式处理一个 PHY，并将 GPIO 保留给 ADC DRDY。 除了检测链路状态变化时会有轻微延迟外，使用 PHY 轮询是否会影响正常的以太网数据通信？ 使用轮询不应影响正常的以太网通信或吞吐量。 顺祝商祺！ 萨拉斯。

ベクトルテーブルのLPC1778チェックサムが無効です。復旧が必要です。 こんにちは。LPC1778のFLMをデバッグしていたところ、FLMを使用して0x0～0x400にデータを書き込んだ後、データが正しくないことがわかりました。そのため、デバッガがチップに接続できません。ドキュメントを確認したところ、ベクタテーブルに書き込まれたデータが正しくなく、書き込もうとしていたデータと一致しないため、チェックサムが無効になっていると考えられます。ドキュメントによると、チェックサムが無効になると、チップはISPモードに入り、プログラムのダウンロードを待機するとのことです。 1. この状態から回復する方法を知りたいです。 2. FLMで0x0～0x400を書き込むと問題が発生するのに、0x400～0x7FFFFを書き込むと正常に動作するのはなぜですか？FLMのソースコードを見ると、チェックサムを自動的に変更するSET_VALID_CODEというパラメータがあります。この部分に何か問題があるのでしょうか？ Re: LPC1778 checksum in vector table invalid need recover こんにちは@BianHaopeng1 0x0000～0x0400の領域は、単なる通常のフラッシュデータ領域ではありません。ブートベクタテーブル、0x1Cの有効コードチェックサム、および0x2FCのCRP構成ワードが含まれています。チェックサムが正しくない場合、ROMブートローダーはユーザーコードが無効であると判断し、ISP（インサービスモジュール）に入ります。また、0x2FCに誤ってCRPパターンが書き込まれると、JTAG/SWDアクセスが制限されたり、通常のデバッグモードに戻れなくなったりする可能性もあります。 ISPごとに復旧の優先順位を設定できます。 P2[10]がローにプルダウンされると、チップがリセットされ、ブートローダーが引き継いでISPモードに入ります。 フルワイプを実行するか、有効なイメージを再ダウンロードするには、UART0:P0[2] / P0[3] を介して FlashMagic または同等の ISP ツールに接続します。 チェックサムのみが無効な場合は、ISPに入った後に消去および復元できるはずです。CRP1/CRP2が誤って書き込まれた場合は、JTAGは無効になりますが、ISPには限定的な復旧パスがまだあります。CRP3が誤って書き込まれた場合は、ドキュメントによるとJTAGとISPが完全にブロックされるため、通常のISP/JTAG経由での復旧は基本的に不可能です。 BR ハリー

s32k312 HSE AB SWAP hi: I am currently using the AB swap function with HSE on the S32K312. For example, the program is currently running from Partition A. During the first update, we erase/program the flash in Partition B, and then call the HSE interface to enable Partition B. At this point, no reset is performed. During the second update, we still erase/program the flash in Partition B. However, if power is lost during the programming process and the device is powered on again, the program fails to run. I would like to ask: if we enable Secure Boot, can we use SMR and Secure Recovery Mode to implement software-based switching/jumping between Partition A and Partition B? Re: s32k312 HSE AB SWAP Hi @ruller  Take a look at the thread How to enable the rollback function of HSE AB_SWAP on S32K3? It has some suggestions around rollback and recovery that might help with your implementation. BR, VaneB

S32K3 Low-Power Wake-up Issue While debugging the S32K314 low-power wake-up function recently, I found that it cannot wake up from sleep mode, even when using an external wake-up method. Under normal circumstances, the DI will respond to external stimuli, but once it enters hibernation, it will not respond at all. The attached file contains the code. What could be causing this issue, and how can it be resolved? Re: S32K3 低功耗唤醒问题 Hi, Julián After adopting your suggestion, I found that I could wake up. Does that mean I have truly entered Standby mode? Another question I'd like to ask is, after entering Standby mode, does the I/O port status remain the same as before? Another question is, in our circuit design, there is a hardware watchdog that needs to be fed by the MCU at regular intervals. How can this be handled under low power consumption? Thanks, Joker_Y Re: S32K3 低功耗唤醒问题 Hi @Joker_Y, The project you've shared seems to be quite big. I have not gone through all of it, but I can see that you are not enabling the respective wake-up source.  You have the following line commented: Wkpu_Ip_EnableInterrupt(0,Wkpu_Ip_ChannelConfig_PB[0].hwChannel); Also, before entering standby, change the main clock to FIRC with Clock_Ip_Init() API. You can refer to the low power examples as reference; it shows how to change clock configuration and how to enable WKPU channel. S32K3 Low Power Management AN and demos [RTD600 MCAL & IP] S32K3 Low Power Management AN and demos Best regards, Julián Re: S32K3 低功耗唤醒问题 Hi @Joker_Y, 1. You can check if you are in standby by looking at MC_ME.MODE_STAT[PREV_MODE]. It shows if the previous mode was either reset (any reset) or standby. You could also measure MCU's current consumption. Typical standby values are described in S32K3XX's Datasheet chapter 6.7 (Supply currents). 2. All pins will retain its last set states in run mode during standby mode. However, all pins will also be placed to its default states after reset event by default. You can enable pad keeping ensuring the pin retains its state from wakeup, until user initializes it again. Refer to 41.12 Pad keeping from S32K3XX's Reference Manual. 3. I guess this depends on design and application. In my opinion, you can either set the watchdog to sleep (if the watchdog supports it), or continuously wake up S32K3 (by RTC or any other wakeup), service the watchdog, and resume low power.  Best regards, Julián Re: S32K3 低功耗唤醒问题 Okay, thank you, I'll give it a try.

Why results from NPU tflite model and tflite model are different? I have quantized classification model. I convert to NPU tflite model with command  ./neutron-converter \ --input QAT.tflite \ --output QAT_NPU.tflite \ --target imxrt700 \ --dump-header-file-output \ --dump-header-file-input \ --use-sequencer After that, I use 2 generated model header files for NPU and CPU. I use the sample tflm_cifar10_cm33_core0, modified for our models. I use the sample image_data.h (resized image to model input size). But the final results of 2 models (on CPU and NPU modes) are different: - In almost cases, the predicted class is same with similar probability (not exactlty match by values) - In some cases, the predicted classes in 2 modes are different ==> Do you have any comment for this problem? Sorry I can not share my model. Re: Why results from NPU tflite model and tflite model are different? I tried to verify this problem with the sample tflm_cifar10_cm33_core0. But in this sample, there is only NPU tflite model, I did not see the other one (CPU tflite model). I want to compare predicted results with different images to see whether this problem is happened with model pretrained by NXP. If you have CPU tflite model (correspond NPU tflite model tflm_cifar10_cm33_core0), please share with me. I am curious about whether conversion from tflite model to NPU tflite model results in difference of inference's results. Thank you. Re: Why results from NPU tflite model and tflite model are different? @mayliu1 Hi could you help me about this problem? Sorry, I feel that the number of NXP's supporters in i.MX RT is small and questions are sometimes missed. Before, I worked with MIMXRT1060 and N947, I got response very quickly. Re: Why results from NPU tflite model and tflite model are different? Hi @nnxxpp, It is expected that after the model conversion process, you see slight differences on the output values, due to the fact that the Neutron Converter restructures the model into NeutronGraph nodes for NPU execution, rather than executing the original graph on an operator basis like it would be done on a CPU-based TFLM. That said, if the outputs are too different, resulting in miss predicted classes on too many occasions, it would be important to check things like: The neutron convertor version and neutron libraries version used on runtime to ensure matching SW, memory configuration used for the NPU, as well as inspecting the converted nodes to ensure the whole model was correctly converted rather than only partially. BR, Edwin. Re: Why results from NPU tflite model and tflite model are different? Hi @nnxxpp , Thank you for sharing your feedback. Your case is currently being followed by my colleague, Edwin, who is actively working on it. We would appreciate your patience while the investigation continues. Edwin will continue to follow up on this matter and keep you informed of any progress. Thank you for your understanding. Best regards, May Re: Why results from NPU tflite model and tflite model are different? @mayliu1  Oh, I am very happy to hear that from you. Thank you so much for supporting. I will wait good news from you. Re: Why results from NPU tflite model and tflite model are different? @EdwinHz  Thank you so much for supporting. Yes. I understood that it is expected, so in this case I need to evaluate NPU tflite on board (not tflite model) to see exact performance. Thank you.

关于 MC33772C 的 FMEDA 结果的澄清 我目前正在使用 MC33772CTC1AE 元器件，并参考了 AN12638 功能安全文档。该文件提到它适用于 MC3377xC 设备（其中x可以是 1 或 2）。然而，所包含的 FMEDA 结果仅适用于 MC33771C，而不适用于 MC33772C 或 MC3377xC 这两种变体。 请问有人能解释一下，针对 MC33771C 提供的 FMEDA 结果是否也适用于 MC33772C 吗？ Re: Clarification on FMEDA Results for MC33772C 你好， 我已经回复了您的支持工单 00990450。我会继续通过该工单与您联系。

LX2080 LX2080 处理器在高温环境下运行一段时间后，板载温度传感器读数为 86°C。重启电源后，打印过程卡在“Fixed DDR on board”这条信息上，并且串口无响应。 Re: LX2080 感谢你的回复。这批板中只有一块有这个问题。完全断电重启后问题仍然存在，但通过内核重启不会触发故障。我们无法在高温环境下运行验证工具，但电路板在室温下工作正常。@ June_Lu Re: LX2080 请用 QCVS DDR 在高温环境下验证 DDR，以确认 DDR 工作正常。 谢谢！ Re: LX2080 “板载温度传感器读数为 86°C”，这是指 Tj 还是用于测试电路板温度的板载传感器？ 谢谢！

frdmrw612_lpc_gpio_input_interrupt が動作しません RW612に付属のサンプルプロジェクトlpc_gpio_input_interruptは動作しません！ 何か心当たりはありますか? 王 Re: frdmrw612_lpc_gpio_input_interrupt does not work こんにちは、 どのSDKバージョンを使っていますか? SDK 26.06で試してみたところ、その例は正常に動作しています。 MCUX SDK version: 2026.06.00 GPIO Driver example. SW2 is turned on. SW2 is turned on. SW2 is turned on. SW2 is turned on. よろしくお願いいたします。 ダニエル。

なぜNPUのtfliteモデルとtfliteモデルの結果が異なるのでしょうか? 私は量子化された分類モデルを持っています。私はコマンドでNPU tfliteモデルに変換しています ./Neutron-converter \ --入力 QAT.tflite \ --出力QAT_NPU.tflite \ --ターゲット IMXRT700 \ --dump-header-file-output \ --dump-header-file-input \ --use-sequencer その後、NPUとCPU用の2つの生成モデルヘッダーファイルを使っています。 私はモデル 用に改良したサンプルtflm_cifar10_cm33_core0を使っています。サンプルimage_data.h(入力サイズをモデル化した画像)を使っています。しかし、CPUモードとNPUモードの2つのモデルの最終的な結果は異なります。 - ほぼの場合、予測クラスはほぼ同じ確率で(値による完全一致ではない) - 場合によっては、2つのモードにおける予測クラスが異なることもあります ==> この問題について何かコメントはありますか? モデルは共有できず申し訳ありません。 Re: Why results from NPU tflite model and tflite model are different? サンプルtflm_cifar10_cm33_core0を使用してこの問題を検証しようとしました。しかしこのサンプルにはNPUのtfliteモデルしかなく、もう一方のCPUtfliteモデルは見当たりませんでした。予測結果を異なる画像と比較し、NXPで事前学習されたモデルでこの問題が起きているかどうかを確認したいです。 もしCPUのtfliteモデル(NPUのtfliteモデルtflm_cifar10_cm33_core0に対応している)をお持ちなら、ぜひ教えてください。 tfliteモデルからNPUtfliteモデルへの変換が推論結果の違いをもたらすのか気になっています。 よろしくお願いします。 Re: Why results from NPU tflite model and tflite model are different? こんにちは、 @nnxxpp さん。 ご意見をお寄せいただきありがとうございます。 あなたの事件は現在、私の同僚エドウィンが積極的に調査中です。調査が継続中ですので、しばらくお待ちいただけますようお願いいたします。エドウィンはこのマターについて引き続き追跡し、進展があれば皆さんに報告します。 ご理解いただきありがとうございます。 よろしくお願いいたします。 5月 Re: Why results from NPU tflite model and tflite model are different? @mayliu1 ああ、それをあなたから聞けてとても嬉しいです。応援してくれて本当にありがとうございます。あなたからの良い知らせを待っています。 Re: Why results from NPU tflite model and tflite model are different? こんにちは、 @nnxxpp さん。 モデル変換プロセス後には、ニュートロンコンバーターがモデルをNPU実行のためにニュートロングラフノードに再構成するため、出力値にわずかな違いが見られると予想されます。CPUベースのTFLMのように元のグラフをオペレーター単位で実行するのとは異なります。 ただし、出力が大きく異なりすぎて予測クラスが誤りすぎる場合は、実行時に使われる中性子変換器バージョンや中性子ライブラリのバージョンを確認し、ソフトウェアの一致を確認、NPUに使われたメモリ構成、変換済みノードの検査でモデル全体が部分的に変換されているか確認することが重要です。 BR、 エドウィン。 Re: Why results from NPU tflite model and tflite model are different? @mayliu1こんにちは、この問題について助けていただけますか? 申し訳ありませんが、i.MX RTにおけるNXPの支持者の数は少なく、質問が見落とされてしまうことがあるように感じます。以前はMIMXRT1060とN947を使っていましたが、非常に速い応答が得られました。 Re: Why results from NPU tflite model and tflite model are different? @EdwinHz 応援してくれて本当にありがとうございます。 はい。これは期待されていることだと理解しているので、この場合はNPU tflite(tfliteモデルではなく)を搭載して評価し、正確な性能を確認する必要があります。ありがとう。

LS1043AXN8QQB DVFS 尊敬的客服人员， 客户使用了 LS1043AXN8QQB 平台，并将 CPU 动态频率调整从 1.6GHz 调整到 800MHz 和 500MHz。经发现，当 CPU 运行频率为 500MHz 时，会出现 RCU 停顿和 PCIE 通信异常。 根据芯片的参考手册和数据手册，LS1043 支持 1GHz 至 1.6GHz 的频率。官方文件并未提及动态频率调节的最低支持频率。尚不确定是否支持 500MHz？ LS1043A在CPU正常运行时是否支持动态频率调整？ 客户项目（LS1043AXN8QQB）使用的版本： Linux 5.4.301 LS1043A RDB 板 四核CPU QCA6390 WiFi芯片 Marvell 88E6393X 开关 512GB SATA 固态硬盘 32GB eMMC 客户反馈：无论固定频率为 500MHz 还是动态频率调整为 500MHz，系统都会出现异常，主要表现为 PCIE 通信异常和 RCU 卡顿/系统冻结。 客户希望得到恩智浦的官方回复。 Re: LS1043AXN8QQB DVFS 请参考 https://community.nxp.com/t5/Layerscape/LS1043AXN8QQB-DVFS/td-p/2389683

LS1043AXN8QQB DVFS 親愛なるサポートへ、 お客様はLS1043AXN8QQBプラットフォームを使用し、CPUの動的周波数調整を1.6GHzから800MHz、500MHzに設定しました。CPUが500MHzで動作しているときに、RCUの停止とPCIE通信の異常が発生することが判明した。 RMおよびチップのデータシートによると、LS1043は1GHzから1.6GHzをサポートしています。公式文書には、動的周波数調整でサポートされる最小周波数については記載されていない。500MHzに対応しているかどうかは不明です。 CPU LS1043A正常に稼働しているときに動的周波数調整に対応していますか? 顧客プロジェクト(LS1043AXN8QQB)が使用したバージョン: Linux 5.4.301 LS1043A RDBボード 4コア CPU QCA6390 WiFiチップ マーベル 88E6393X スイッチ 512GB SATA SSD eMMC 32GB 顧客からのフィードバック:固定周波数が500MHzであれ動的周波数が500MHzに調整されていようと、システムは主にPCIE通信異常やRCUシステムの停止として現れる異常を経験します。 顧客はNXPからの公式な回答を求めています。 Re: LS1043AXN8QQB DVFS 参照してください https://community.nxp.com/t5/Layerscape/LS1043AXN8QQB-DVFS/td-p/2389683

frdmrw612_lpc_gpio_input_interrupt 不起作用 RW612自带的示例项目lpc_gpio_input_interrupt无法正常工作！ 有什么想法吗？ Wang Re: frdmrw612_lpc_gpio_input_interrupt does not work 您好， 你使用的是哪个SDK版本？ 我刚刚用 SDK 26.06 试了一下，示例运行成功。 MCUX SDK version: 2026.06.00 GPIO Driver example. SW2 is turned on. SW2 is turned on. SW2 is turned on. SW2 is turned on. 问候， 丹尼尔。

s32k312 HSE AB SWAP こんにちは： 現在、S32K312上でHSEのABスワップ機能を使用しています。 例えば、プログラムは現在パーティションAから動作しています。最初のアップデート時にパーティションBのフラッシュを消去・プログラムし、その後HSEインターフェースを呼び出してパーティションBを有効にします。この時点でリセットは行われません。 2回目のアップデート時にも、パーティションBのフラッシュメモリの消去/書き込み処理は行われます。しかし、プログラミング処理中に電源が切断され、その後デバイスの電源が再びオンになった場合、プログラムの実行に失敗します。 お聞きしたいのですが、Secure Bootを有効にした場合、SMRとSecure Recovery Modeを使ってパーティションAとパーティションB間のソフトウェアベースの切り替えやジャンプを実装できますか? Re: s32k312 HSE AB SWAP こんにちは、 @ruller スレッド「S32K3でHSE AB_SWAPのロールバック機能を有効にする方法?」をご覧ください。ロールバックとリカバリに関するいくつかの提案が含まれており、実装に役立つ可能性があります。 BR、VaneB

LPC1778 checksum in vector table invalid need recover Hello, when debugging the FLM of the LPC1778, I found that the data was incorrect after writing data to 0x0-0x400 using the FLM. Now my debugger cannot connect to the chip. I have consulted the documentation and believe that the data written to the vector table is incorrect and does not match the data I want to write, resulting in an invalid checksum. The documentation indicates that an invalid checksum will cause the chip to enter ISP mode and wait for program download. 1. I want to know how to recover from this state? 2. Why does writing 0x0-0x400 cause problems in FLM, while writing 0x400-0x7FFFF works fine? Looking at the FLM source code, there's a parameter called SET_VALID_CODE that automatically modifies the checksum. Is there something wrong with this part? Re: LPC1778 checksum in vector table invalid need recover Hi @BianHaopeng1 The 0x0000–0x0400 area is not just a regular flash data area; it contains the boot vector table, the valid-code checksum at 0x1C, and the CRP configuration word at 0x2FC. An incorrect checksum will cause the ROM bootloader to determine that the user code is invalid and enter the ISP (In-Service Module). If 0x2FC is mistakenly written as the CRP pattern, it will also cause JTAG/SWD access to be restricted or even make it impossible to return to normal debug mode. You can prioritize recovery by ISP: P2[10] is pulled low, then the chip is reset, the bootloader takes over and enters ISP mode. Connect to FlashMagic or an equivalent ISP tool via UART0:P0[2] / P0[3] to perform a full wipe or re-download a valid image. If only the checksum is invalid, it should be able to be erased and restored after entering the ISP; if CRP1/CRP2 is mistakenly written, JTAG will be disabled, but the ISP still has a limited recovery path; if CRP3 is mistakenly written, the documentation states that it will completely block JTAG and the ISP, in which case it is basically impossible to recover through the regular ISP/JTAG. BR Harry

LS1043AXN8QQB DVFS 尊敬的客服人员， 客户使用了 LS1043AXN8QQB 平台，并将 CPU 动态频率调整从 1.6GHz 调整到 800MHz 和 500MHz。经发现，当 CPU 运行频率为 500MHz 时，会出现 RCU 停顿和 PCIE 通信异常。 根据芯片的参考手册和数据手册，LS1043 支持 1GHz 至 1.6GHz 的频率。官方文件并未提及动态频率调节的最低支持频率。尚不确定是否支持 500MHz？ LS1043A在CPU正常运行时是否支持动态频率调整？ Re: LS1043AXN8QQB DVFS 如果通过 CPU 时钟分频器/cpufreq 路径实现，而不是通过将 CGA PLL 本身降低到 1 GHz 以下，则支持 500 MHz CPU 运行时操作。 对于 PCIe 异常：如果频率更改是通过正常的 CPU DFS 路径完成的，NXP 的证据表明只有 CPU 频率会受到影响，而 AHB/APB 保持不变。因此，PCIe 不应仅受 CPU DFS 的影响。如果 PCIe 出现异常，请检查实现是否也更改了平台/SYSCLK/PLL 比率，因为数据手册要求平台时钟设置保持在有效范围内，并规定了 PCIe 平台时钟要求，以确保 PCIe 正常运行。 LS1043A 支持运行时 CPU 频率缩放至 500 MHz，但 CGA PLL 必须保持在 ≥1 GHz，并且 PCIe/平台时钟不得受到干扰。