i.MX95 - UUU 工具刷写偶尔会失败 各位专家： 我正在使用 i.MX95 EVK，并将 imx-启动 和（内核 + 根文件系统）刷入 emmc。我在UUU脚本中使用了emmc_all选项进行刷写。 有时，我发现使用此选项进行刷机时会出现失败。以下是失败代码片段。 0x200000002:13-294A7876CE324A4D>Okay (0.403s) 2:13-294A7876CE324A4D>Start Cmd:FB: ucmd if env exists emmc_ack; then ; else setenv emmc_ack 0; fi; 2:13-294A7876CE324A4D>Okay (0.008s) 2:13-294A7876CE324A4D>Start Cmd:FB: ucmd sleep 1 2:13-294A7876CE324A4D>Okay (1.007s) 2:13-294A7876CE324A4D>Start Cmd:FB: ucmd mmc partconf ${emmc_dev} ${emmc_ack} 1 0 2:13-294A7876CE324A4D>Fail (0.187s) 请问是否有人遇到过类似的故障，以及是否有解决办法可以缓解这个问题？ 提前感谢！ BR， 阿伦·库马尔 Re: i.MX95 - UUU tool flashing fails occasionally 你好， 请问您能否分享一下您使用的完整命令？另外，请告知您测试时使用的是 EVK 还是 FRDM 开发板，以及 BSP 版本和 UUU 版本。 问候。

Create a secure login I'm creating a website for my mom, and now I'm trying to create the login part for the user's registration, but I have some problems when I have to make sure that the input of the password and the data to be sent to the database should be protected, some help?

i.MX95 - UUU tool flashing fails occasionally Dear Experts, I am using i.MX95 EVK and flashing the imx-boot and the (kernel + rootfs) in emmc. I used emmc_all option in UUU script for flashing. Sometimes, I observed failures in flashing with that option. Please find below the failure snippets 0x200000002:13-294A7876CE324A4D>Okay (0.403s) 2:13-294A7876CE324A4D>Start Cmd:FB: ucmd if env exists emmc_ack; then ; else setenv emmc_ack 0; fi; 2:13-294A7876CE324A4D>Okay (0.008s) 2:13-294A7876CE324A4D>Start Cmd:FB: ucmd sleep 1 2:13-294A7876CE324A4D>Okay (1.007s) 2:13-294A7876CE324A4D>Start Cmd:FB: ucmd mmc partconf ${emmc_dev} ${emmc_ack} 1 0 2:13-294A7876CE324A4D>Fail (0.187s) Please let me know if anyone has faced similar failures and if there are solutions available to mitigate this problem Thanks in Advance ! BR, Arun Kumar Re: i.MX95 - UUU tool flashing fails occasionally Hello,  Can you please share the complete command you are using?, also let me know if you are testing with an EVK of FRDM board and the BSP version and UUU version. Regards.  

この役職が具体的に何を意味するのか、よく分かりません。 屏幕截图_14-9-2026_20244_.jpegScreenshot_14-9-2026_20244_.jpeg 認証ステータス（AUTHSTTS）レジスタのビット0が何を意味するのか、とても混乱しています。チャレンジモードに入ったということでしょうか、それともチャレンジ値が準備できたということでしょうか？どなたかご説明いただけないでしょうか？よろしくお願いいたします！ 屏幕截图_14-9-2026_202943_.jpegScreenshot_14-9-2026_202943_.jpeg Re: 我不确定这个位的具体含义 こんにちは、ベイン チップがチャレンジモードを有効にしていない場合でも、AUTHSTTSのビット0は1に設定されますか？ Re: 我不确定这个位的具体含义 こんにちは、 @TakanashiLika さん AUTHSTTS[CHALRDY]は、チャレンジの準備が完了したことを示す読み取り専用のステータスビットです。デバッガは、KEYCHALnレジスタ内のチャレンジを読み取る前に、CHALRDYがアサートされるまで待機する必要があります。 BR、VaneB 回复： 我不确定这个位的具体含义 チップはS32K314です。

TED-Kit 2 (OM6716) GUI 软件下载说明申请 尊敬的恩智浦技术支持团队： 我是jwHyun， 请问能否提供下载图形用户界面软件包的说明，以便我们将其提供给我们的客户？ 请您在方便的时候尽快指导我们完成注册/下载流程。 感谢您提前给予的支持。

FRDM I.mx93 desing files for altium HI, I am starting to develop a solution using i.mx93 and i wanted to see the hardware layout and schematics of the development board. I don´t have a cadence license, but i heard i could import it to altium if i had some specific files that cadence can generate... Could someone please provide the Allegro ASCII (.alg) file for LAY-94611.brd (FRDM-i.MX93 PCB) along with the OrCAD Capture schematic (.DSN) file? thanks in advance

LX2160A - SerDes 通道编号 您好， 我注意到 LX2160A 参考手册中关于 SerDes 1 通道编号存在不一致之处。 在第 26.1.4 节中（SerDes 选项），使用字母时，SerDes 1 通道的编号是相反的：通道 H = 0 -> 通道 A = 7。 fdekeers_0-1789391391196.pngfdekeers_0-1789391391196.png 在第 26.4.1.19 节（SerDes Lane m RX 通用控制寄存器 1 (LNARGCR1 - LNHRGCR1)），文本说明字母编号递增：Lane A = 0 -> Lane H = 7。 fdekeers_1-1789391514092.pngfdekeers_1-1789391514092.png 我希望配置通用控制寄存器 1 中的寄存器 EXT_REC_CLK_SEL，而正确通道的地址偏移量取决于此编号。请问哪个是正确的？ 顺祝商祺！ Re: LX2160A - SerDes lanes numbering 你好， 两部分内容均正确——它们使用了两种不同（但一致）的索引规则。 表面上的矛盾可以通过理解这两个部分使用了不同的“变量”来解决： 第 26.1.4 节— 协议表中的泳道编号（H=0 … A=7） 具体来说，对于 SerDes 1 ，RM 从物理层的角度分配通道号： 信 通道号（协议表） H 0 G 1 F 2 E 3 D 4 C 5 B 6 A 7     这是有意为之，并且如文档所述，是正确的。NXP TS 在之前的案例中明确证实了这一点： “SerDes1 的通道字母顺序相反。” 这当有人对 LS1046A 提出类似问题时，也证实了同样的方案适用于 LX2160A。 AN13022 应用笔记也使用了相同的 H/0 … A/7 列标题。 第 26.4.1.19 节— 将后缀字母注册为地址索引（A=0 … H=7） 偏移公式 848h + (a × 100h) 使用 a 作为寄存器名称字母索引，其中 A=0，B=1，… H=7： 寄存器名称 a （字母索引） 偏移量 LN A RGCR1 0 0x848 LN B RGCR1 1 0x948 LN E RGCR1 4 0xC48 LN F RGCR1 5 0xD48 LN H RGCR1 7 0xF48       AN13022 也证实了这一点，其中明确列出了： “LNmRGCR1（A 车道偏移量为 0x0848，B 车道偏移量为 0x0948，E 车道偏移量为 0x0C48，F 车道偏移量为 0x0D48）” — 完全符合 A=0…H=7 字母索引公式。 如何为正确的通道配置 EXT_REC_CLK_SEL 根据 SerDes 1 协议表（第 26.1.4 节）确定您的通道字母，其中第一个物理车道标记为H （车道 0）。 使用以该字母命名的寄存器——例如，H 车道使用 LNHRGCR1 ，A 车道使用 LNARGCR1 。 使用 848h + (letter_index × 100h) 计算地址偏移量 ，其中 A=0，B=1，…，H=7。 例如，要在 H 通道（SerDes 1 的第一个通道，协议表中的通道编号为 0）上配置 EXT_REC_CLK_SEL ： 注册号： LNHRGCR1 偏移量： 848h + 7 × 100h = 0xF48 此致

技术咨询：i.MX8 PCIe RC PERST 的外部下拉设计 背景： 目前，PERST# 由 i.MX8 的一个普通 GPIO 引脚控制，未添加任何外部上拉或下拉电阻。在上电启动期间，在 Boot ROM/SPL 阶段，GPIO PAD 引脚未初始化，处于高阻抗浮空状态。在噪声环境下，引脚电平会发生翻转，导致 PCIe 端点设备异常复位，从而阻止链路建立。我们计划添加外部电阻以消除浮空噪声，并已设计了两种方案；希望获得 NXP 的官方意见。 方案一：将上拉电阻连接到 3.3V 在引导加载程序配置 GPIO 之前，PAD 处于高阻抗状态；PERST# 持续被拉高，RESET 信号提前释放，因此无法满足 PCIe CEM 规范中 TPV_PERST 的时序要求（电源稳定后，PERST# 必须保持有效至少 100 毫秒）。这会导致上电不稳定吗？NXP 是否认可这种方案？ 方案二：将下拉电阻连接到地线 在启动阶段，PERST# 保持低电平，这可以满足上电复位时序要求。然而，令人担忧的是，在系统正常运行期间，下拉电阻与外部噪声结合可能会意外地将 PERST# 拉低，从而触发设备意外复位。这种风险是否真实存在？NXP 推荐使用多大的电阻值？ 关键问题： 在官方推荐的方案中，当 i.MX8 GPIO 控制 PERST# 时，NXP 是否允许添加外部下拉电阻，还是明确禁止使用外部上拉/下拉电阻？是否建议使用 POR 硬件延迟电路来生成 PERST#？ 我们期待您的回复。谢谢你！      

MCF51JE256 的替代产品 我想请您推荐一款符合以下要求的MCU芯片：32位数据总线/传输；1MB或更大的程序存储空间；集成至少一个I2C总线控制器；集成至少两个SPI总线控制器；至少六个或更多A/D模数转换通道；集成至少一个3×3矩阵键盘控制器；集成至少两个定时器；集成TOD（时间）定时器中断和其他外部中断；集成USB接口控制器。以上就是全部要求——谢谢您的帮助。我们希望找到一款能够替代我们目前使用的芯片 MCF51JE256 功能的芯片。如果您需要，我还可以帮助您寻找符合这些要求的特定MCU推荐产品。 模拟（ADC|CMP|DAC|运算放大器） 音频（PDM | I2S | SAI） 通信与控制（I3C | I2C | SPI | FlexCAN | 以太网 | FlexIO） Re: a replacement product for MCF51JE256 你好@ly_12_31 我建议考虑MCXA或MCXN系列，因为它们是恩智浦最新的主流MCU系列，并且正在积极推广用于新设计。 除了专用的 3×3 矩阵键盘控制器之外，这些设备可以满足您的所有要求。然而，这种功能可以通过软件中的 GPIO 来实现。 MCX A13 A14x MCX A15x Arm Cortex-M33 - 低功耗智能外设 | 恩智浦半导体 MCX N94、N54、N53、N52 和 N24 MCU | 恩智浦半导体 谢谢！ BR 爱丽丝

MR-VMU-TROPIC GitHubリポジトリのライセンスとオープンソースステータス こんにちは、   MR-VMU-TROPIC FMUベースボードを調べています。GitBookのドキュメントには明確に「どちらもオープンソースのデザインであり、希望する形でコピー・再作成可能です」と明記されています。   しかし、 公式GitHub リポジトリには「オープンソースFMUベースボード」と説明されているにもかかわらず、現在LICENSEファイルがなく、設計ファイルの安全な利用や適応が困難になっています。   リポジトリに最近更新があったことに気づきました。チームは、 TropicCommunityVMUで使われているBSD-3-Clauseライセンスのような標準的なオープンソースライセンスファイルをGitHubリポジトリに追加することは可能でしょうか?   ご回答をお待ちしています。   Re: Licensing and open-source status for MR-VMU-TROPIC GitHub repository その問題を指摘していただきありがとうございます。社内で対応します。

Fit Data 您好，请问哪里可以找到NX5P3090 的FIT数据？帮忙发我一下吧,谢谢.

BAM ROM dump request - MPC5604B (or MPC560xB family) Anyone with an uncensored MPC5604B (or any MPC560xB/C evaluation board) willing to dump the BAM mask ROM (16 KB at 0xFFFFC000-0xFFFFFFFF) and share? Need it as a reference for a personal MCU study project on my own chip. Thanks! Re: BAM ROM dump request - MPC5604B (or MPC560xB family) Hello, I do not have such EVB here, but you can simply sample the chip and do the dump yourself. All samples are uncensored out of the factory. https://www.nxp.com/support/sample-and-buy/order-samples:ORDER_SAMPLES?partnum=SPC5604BAVLQ6 This way you can sample multiple free chips. Best regards, Peter

BAM ROMダンプリクエスト - MPC5604B(またはMPC560xBファミリ) 検閲されていないMPC5604B(またはMPC560xB/C評価ボード)をお持ちで、BAMマスクROM(16KB、0xFFFFC000-0xFFFFFFFF)をダンプして共有してくれる方はいらっしゃいますか?自分のチップでMCUの個人的な研究プロジェクトの参考資料として必要です。 よろしくお願いします！ Re: BAM ROM dump request - MPC5604B (or MPC560xB family) こんにちは、 こちらにはそのようなEVBはありませんが、チップをサンプリングして自分でダンプを行うことができます。 工場出荷時のサンプルはすべて検閲を受けていません。 https://www.nxp.com/support/sample-and-buy/order-samples:ORDER_SAMPLES?partnum=SPC5604BAVLQ6 こうすることで複数の無料のチップを試すことができます。 よろしくお願いいたします。 ピーター

LX2160A - SerDes lanes numbering Hi, I noticed an inconsistency in the LX2160A reference manual regarding the numbering of SerDes 1 lanes. In section 26.1.4 (SerDes options), SerDes 1 lanes' numbering is reversed when using letters: Lane H = 0 -> Lane A = 7. fdekeers_0-1789391391196.pngfdekeers_0-1789391391196.png In section 26.4.1.19 (SerDes Lane m RX General Control Register 1 (LNARGCR1 - LNHRGCR1)), the text states that the letter numbering is increasing: Lane A = 0 -> Lane H = 7. fdekeers_1-1789391514092.pngfdekeers_1-1789391514092.png I wish to configure register EXT_REC_CLK_SEL in the General Control Register 1, and the address offset for the correct lane depends on this numbering. Can you please confirm which one is correct ? Best regards. Re: LX2160A - SerDes lanes numbering Hello, Both sections are correct — they use two different (but consistent) indexing conventions The apparent contradiction is resolved by understanding that the two sections use different "variables": Section 26.1.4 — Lane number in the protocol table (H=0 … A=7) For SerDes 1 specifically, the RM assigns lane numbers from the physical-layer perspective: Letter Lane # (protocol table) H 0 G 1 F 2 E 3 D 4 C 5 B 6 A 7     This is intentional and correct as documented. NXP TS confirmed this explicitly in a prior case: "SerDes1 has opposite order of lane letters."The same scheme was also confirmed to apply to the LX2160A when a similar question was raised for the LS1046A. The AN13022 application note also uses this same H/0 … A/7 column header. Section 26.4.1.19 — Register suffix letter as address index (A=0 … H=7) The offset formula 848h + (a × 100h) uses a as the register-name letter index, where A=0, B=1, … H=7: Register name a (letter index) Offset LNARGCR1 0 0x848 LNBRGCR1 1 0x948 LNERGCR1 4 0xC48 LNFRGCR1 5 0xD48 LNHRGCR1 7 0xF48       This is cross-confirmed by AN13022, which lists exactly: "LNmRGCR1 (offsets 0x0848 for lane A, 0x0948 for lane B, 0x0C48 for lane E, 0x0D48 for lane F)"— all consistent with the A=0…H=7 letter-index formula. How to configure EXT_REC_CLK_SEL for the correct lane Identify your lane letter from the SerDes 1 protocol table (section 26.1.4), where the first physical lane is labeled H (lane 0). Use the register named after that letter — e.g., for Lane H use LNHRGCR1 , for Lane A use LNARGCR1 . Calculate the address offset using 848h + (letter_index × 100h) , where A=0, B=1, …, H=7. For example, to configure EXT_REC_CLK_SEL on Lane H (the first lane of SerDes 1, lane number 0 in the protocol table): Register: LNHRGCR1 Offset: 848h + 7 × 100h = 0xF48 Regards

IFCインターフェースのPCB設計ガイドを教えていただけLS1021A こんにちは、 私のボードでは、LS1021AのIFCインターフェースが2つのフラッシュ、2つのPHYとMCUインターフェース付き、そして2倍のバッファ(SN74LVC1624 5A)に直接接続されます。PCBの配線は非常に複雑になります。SO,  1. SIの観点から受け入れられるルーティングトポロジーはどのようなものか? 2. IFCインターフェースのPCB設計ガイドを教えていただけますかLS1021A よろしくお願いします！ よろしくお願いいたします！ ジェイソン QorIQ LS1デバイス Re: Could you please provide me the PCB design guide for IFC interface of LS1021A こんにちは、ジューンさん。 下の図に示すように、私の回路は少し複雑です。IFCバスは、いくつかのバッファを介して合計8個のチップを駆動します。IFCインターフェースは非同期モードを使用するため、IFCのレートは高くありません。Yiping.wang からもらったイーサネットインターフェースのような一般的なルートガイドはありますか? Jason_in_job_0-1789111004993.pngJason_in_job_0-1789111004993.pngJason_in_job_0-1789111004993.png よろしくお願いいたします！ よろしくお願いいたします！ ジェイソン Re: Could you please provide me the PCB design guide for IFC interface of LS1021A トポロジーの詳細を共有してください。 1. 2つのSN74LVC16245Aデバイスは、IFCアドレス/データバスのバッファリングまたは分離のために使用されますか？ 2. IFCインターフェースに接続されるフラッシュデバイス(NORフラッシュ、NANDフラッシュなど)はどのようなものですか? 3. 2つのPHYデバイスはどのようにIFCインターフェースに接続されているのか?彼らはGPCMモードを使用していますか？ 4. IFCの完全な読み込みを確認していただけますか?2つのFlashデバイスと2つのMCUインターフェースPHYデバイスで構成されていますか? よろしくお願いします。 Re: Could you please provide me the PCB design guide for IFC interface of LS1021A LS1021A IFCインターフェース専用のPCBルーティングガイドラインは存在しません。 DDRやイーサネットのような高速インターフェースとは異なり、IFCは非同期並列インターフェースであり、信号の整合性の考慮は実際のトポロジー、負荷、動作周波数、PCBの実装に大きく依存します。したがって、NXPは汎用的なレイアウトルールを記載した専用のIFCルーティングガイドを提供していません。 一般的に、分岐（スタブ）の長さを最小限に抑え、LS1021Aからラッチおよびバッファまでの配線をできるだけ短くし、可能な限りバッファを使用して下流側の負荷を分離することをお勧めします。 可能であれば、大きなスター型トポロジー接続ではなく、短いスタブ（例えば、可能な限り約1インチ/25mm以内）を使用したデイジーチェーン型の配線を使用することをお勧めします。お使いのトポロジーでは、アドレスラッチをLS1021Aに最も近い位置に配置し、その次にブートフラッシュデバイスを配置するのが一般的に望ましいです。また、バッファはIFCバスへの負荷を最小限に抑えるために十分近い位置に配置するようにしてください。 また、IFC配線については、50Ω±10%のシングルエンドインピーダンスを維持することを推奨します。±10%の公差はPCB製造の違いを考慮し、設計目標は理想的には±2%以内に収めるべきです。 検証中に信号品質の問題が確認された場合、実際の波形測定結果とPCBの実装に基づいて、LS1021A出力にソース終端抵抗（例えば、22Ω～33Ω）を追加することを検討してもよい。 参考として、AN4878(LS1021A設計チェックリスト)およびTWR-LS1021A リファレンス・デザインを参照してください。 トポロジーの複雑さと接続負荷数を考慮すると、PCB設計を最終決定する前にルーティングトポロジー、荷重、タイミングマージンを検証するために信号整合性(SI)シミュレーションも推奨されます。 よろしくお願いします。

Altium用FRDM I.mx93設計ファイル こんにちは、i.mx93を使ってソリューションの開発を始めていて、開発ボードのハードウェアレイアウトと回路図を見たいと思っています。 Cadenceのライセンスは持っていませんが、Cadenceが生成できる特定のファイルがあればAltiumにインポートできると聞きました... どなたか、LAY-94611.brd(FRDM-i.MX93 PCB)用のAllegro ASCII(.alg)ファイルと、OrCADキャプチャの回路図(.dsn)ファイルを提供していただけませんか?DSNファイル? よろしくお願いします

Could you please provide me the PCB design guide for IFC interface of LS1021A Hi, On my board,  IFC interface of LS1021A will directly connect to two Flash、two PHY with MCU interface and 2x buffer( SN74LVC16245A)。PCB routing will be very complicated. So,  1. What kind of routing topology could be accepted from SI point of view? 2. Could you please provide me the PCB design guide for IFC interface of LS1021A Thanks in advacnce! Best regards! Jason QorIQ LS1 Devices Re: Could you please provide me the PCB design guide for IFC interface of LS1021A Hi, June: Like below figure shown, my circuit is a little complicated. IFC bus will drive total 8x chips through some buffers.  Cause IFC interface use asynchronous mode, the rate of IFC is not high. Do you have general route guide for IFC interface like ethernet one given me by Yiping.wang? Jason_in_job_0-1789111004993.pngJason_in_job_0-1789111004993.pngJason_in_job_0-1789111004993.png Thanks in advance! Best regards! Jason Re: Could you please provide me the PCB design guide for IFC interface of LS1021A Please share the details of your topology 1. Will the two SN74LVC16245A devices be used to buffer or isolate the IFC address/data bus? 2. What type of Flash devices will be connected to the IFC interface (NOR Flash, NAND Flash, etc.)? 3. How are the two PHY devices connected to the IFC interface? Are they using GPCM mode? 4. Could you please confirm the complete IFC loading? Is it comprised of two Flash devices and two MCU-interface PHY devices? Thanks Re: Could you please provide me the PCB design guide for IFC interface of LS1021A We do not have a dedicated PCB routing guideline specifically for the LS1021A IFC interface. Unlike high-speed interfaces such as DDR or Ethernet, the IFC is an asynchronous parallel interface, and the signal integrity considerations are highly dependent on the actual topology, loading, operating frequency, and PCB implementation. Therefore, NXP does not provide a dedicated IFC routing guide with universal layout rules. In general, we recommend minimizing branch (stub) lengths, keeping the traces from the LS1021A to the latch and buffers as short as possible, and using buffers to isolate downstream loading whenever practical. If practical, we recommend using a daisy-chain style routing with short stubs (for example, within approximately 1 inch / 25 mm where possible) rather than a large star-topology connection. For your topology, it is generally preferable to place the address latch closest to the LS1021A, followed by the boot Flash device, while keeping the buffers close enough to minimize loading on the IFC bus. We also recommend maintaining a controlled single-ended impedance of 50 Ω ±10% for the IFC traces. The ±10% tolerance accounts for PCB fabrication variations, while the design target should ideally be within ±2%. If signal integrity issues are observed during validation, source termination resistors (for example, 22 Ω to 33 Ω) at the LS1021A outputs may be considered based on the actual waveform measurements and PCB implementation. For reference, please refer to AN4878 (LS1021A Design Checklist) and the TWR-LS1021A reference design. Given the complexity of the topology and the number of attached loads, signal integrity (SI) simulation is also recommended to validate the routing topology, loading, and timing margins before finalizing the PCB design. Thanks

Altium 的 FRDM I.mx93 设计文件 您好，我正在使用 i.mx93 开发一个解决方案，我想查看开发板的硬件布局和原理图。 我没有 Cadence 的许可证，但我听说如果我有一些 Cadence 可以生成的特定文件，就可以把它导入到 Altium 中…… 请问谁能提供 LAY-94611.brd（FRDM-i.MX93 PCB）的 Allegro ASCII (.alg) 文件以及 OrCAD Capture 原理图 (.DSN) 文件？ 提前致谢

Example S32K344EVB_T172 UART_ETH_Gateway HLD S32DS368 RTD701 **************************************************************************************** * Detailed Description: * * UART <-> Ethernet gateway demo for S32K344EVB-T172. * * UART messages are encapsulated into raw Ethernet frames * and transmitted over the Ethernet link. Received Ethernet * frames are decapsulated and forwarded to the UART terminal. * * Key Functionality: * - UART TX/RX interrupt driven communication. * - GMAC TX confirmation and RX indication interrupt processing. * - Four-deep message queue for UART/Ethernet decoupling. * - Runtime MAC address configuration. * - TJA1103 loopback, MASTER and SLAVE operation. * - Raw Ethernet frame transport (EtherType 0x88B5). * - RTD MCAL/HLD implementation (EthIf, Eth_43_GMAC, CDD_UART). * * Runtime status information including node configuration, * MAC addresses and link status is displayed on the UART terminal. * * Test Configurations: * * Single board: * GATEWAY_MODE_NODE_1_LOOPBACK * * Two-board setup: * Board 1 : GATEWAY_MODE_NODE_1_MASTER * Board 2 : GATEWAY_MODE_NODE_2_SLAVE * * Boards are connected using a 100BASE-T1 cable. * * Notes: * - EthIf.c contains custom gateway callback implementation. * - During S32 Configuration Tool code generation select "Keep Existing" for EthIf.c. * - Do not overwrite EthIf.c. * - On PC terminal enable local echo * * -------------------------------------------------------------------------------------- * Test HW: S32K3x4EVB-T172 Rev B * MCU: S32K344_172HDQFP * IDE: S32DS 3.6.8 * RTD release: S32K3_RTD_7_0_1_D2602_ASR_REL_4_9_REV_0000_20260206 * Debugger: Lauterbach, P&E Micro * Target: Internal_FLASH * Serial: 115200, 8N1 *****************************************************************************************   Terminal prints between two S32K344EVB-T172 boards PetrS_0-1789458752395.pngPetrS_0-1789458752395.png In case of single board in PHY loopback PetrS_1-1789458817163.pngPetrS_1-1789458817163.png  

(PN7642)- How to Prevent the ULPCD Freeze State Introduction  Based on ES_PN7642 , the PN7642 operating in ULPCD mode may, in very rare cases, enter an unresponsive state. This is caused by very strong distortion of the power supplies or GND of the IC during this boot-up time can cause a loss of the internal reset state and the boot-up sequence gets stuck. This article describes method for evaluating whether a design is sensitive to this phenomenon and provides guidance on how to monitor it.    The primary indicator is the LFO (Low-Frequency Oscillator). In particular, instability of the LFO during the ULPCD "Active" period may indicate an increased risk of the device entering the ULPCD Freeze (unresponsive) state.   This LFO instability may be caused by external events, such as ESD (Electrostatic Discharge), or by interference from other electronic circuits integrated on the PCB.    LFO instability is characterized by deviations in the oscillator's duty cycle and/or the occurrence of missing LFO cycles.   1// Where to measure the LFO ?  The measurement is done during the ULPCD "Active" phase  Tomas_Parizek_0-1789453318198.pngTomas_Parizek_0-1789453318198.png   Time window where to measure the LFO stability    Tomas_Parizek_2-1789453587804.pngTomas_Parizek_2-1789453587804.png Detail of the "LFO" Start. Please start the measurement when the LFO frequency gets stable.  Tomas_Parizek_3-1789454620348.pngTomas_Parizek_3-1789454620348.png   At the end of the ULPCD active phase, the last LFO clock cycle typically exhibits a slight deviation. This behavior is expected and should not be interpreted as an indication of LFO instability.     Tomas_Parizek_4-1789454768289.pngTomas_Parizek_4-1789454768289.png 2// How to enable LFO observability The LFO can be routed with the help of ULPCD test buses on GPIO2.  For firmware versions up to PN7642 FW v03.01. -> AN14518 (5.4 How to use test signals for PN7642) Write xx before entering ULPCD mode  For firmware versions from PN7642 FW v03.01 onward -> PN7642 Datasheet (9.14.3.17.12 ULPCD_TESTBUS_MUX_SETTINGS (0702)) Write xx before entering ULPDC mode