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RTD Half Duplex SPI Hi @VaneB  As you mentioned before I try to RTD for half duplex SPI. When I send to data with using Lpspi_Ip_SyncTransmitHalfDuplex function how could I get data from slave. Lpspi_Ip_AsyncTransmitHalfDuplex(&SLAVE_EXTERNAL_DEVICE, RxSlaveBuffer, NUMBER_OF_BYTES, LPSPI_IP_HALF_DUPLEX_RECEIVE, NULL_PTR); /* Master transmits data in half-duplex mode by sync method */ Lpspi_Ip_SyncTransmitHalfDuplex(&MASTER_EXTERNAL_DEVICE, TxMasterBuffer, NUMBER_OF_BYTES, LPSPI_IP_HALF_DUPLEX_TRANSMIT, TIMEOUT); after that should I write this function  Lpspi_Ip_AsyncTransmitHalfDuplex(&SLAVE_EXTERNAL_DEVICE, RxSlaveBuffer, NUMBER_OF_BYTES, LPSPI_IP_HALF_DUPLEX_TRANSMIT, NULL_PTR); /* Master transmits data in half-duplex mode by sync method */ Lpspi_Ip_SyncTransmitHalfDuplex(&MASTER_EXTERNAL_DEVICE, TxMasterBuffer, NUMBER_OF_BYTES, LPSPI_IP_HALF_DUPLEX_RECEIVE, TIMEOUT); Re: RTD Half Duplex SPI Hi everybody, can somebody share an example to try tx and rx in half mode using 3-wire with registers? I have the same problem and i can't communicate with a SPI half duplex 3-wire sensor. Regards, DP Re: RTD Half Duplex SPI Hi @danielmartynek  I will keep the discussion on the opened case for not duplicating the thread. I guess you can also see the ticket.  Re: RTD Half Duplex SPI Hi @JosephJ, I see the ticket, a colleague of mine is working on this. As I already mentioned in this thread, there is an option to send one frame of 80bits, instead of 10 8bit frames. That means that you can use the RTD without the continous mode. Or you could send 10 8bit frames and use GPIO as the CS, again with the continuous mode disabled. Regards, Daniel Re: RTD Half Duplex SPI Hi @danielmartynek  I opened a case because community support do not provide us the RTD update that supports the 3wire spi communication at continuous mode. You provided us some details how to the update the SDK to support that feature. But it will be a hard task to accomplish that since sdk is provided by RTD team. Even you think that updating the sdk based on that information will not be an easy task. That's why I opened this case. Can you please get in touch with RTD team once again if they can fix this issue in scheduled plan? https://support.nxp.com/s/case/5002p00002vTPqsAAG/3-wire-spi-driver-with-continuous-mode Re: RTD Half Duplex SPI Hi @maximillion, I don't think the SDK can be easily modified. These are SW limitations, it should work in HW, there are these errata though: ERR011097 ERR011089 https://www.nxp.com/docs/en/errata/S32K148_0N20V.pdf To receive 4 8byte frames in half-duplex continous mode, you need these commands: while(LPSPI1->FSR & LPSPI_FSR_TXCOUNT_MASK){} LPSPI1->TCR = LPSPI_TCR_CPHA_MASK |LPSPI_TCR_TXMSK_MASK |LPSPI_TCR_CONT_MASK |LPSPI_TCR_PRESCALE(2) |LPSPI_TCR_PCS(0) |LPSPI_TCR_FRAMESZ(7); while(LPSPI1->FSR & LPSPI_FSR_TXCOUNT_MASK){} LPSPI1->TCR = LPSPI_TCR_CPHA_MASK |LPSPI_TCR_TXMSK_MASK |LPSPI_TCR_CONT_MASK |LPSPI_TCR_CONTC_MASK |LPSPI_TCR_PRESCALE(2) |LPSPI_TCR_PCS(0) |LPSPI_TCR_FRAMESZ(7); while(LPSPI1->FSR & LPSPI_FSR_TXCOUNT_MASK){} LPSPI1->TCR = LPSPI_TCR_CPHA_MASK |LPSPI_TCR_TXMSK_MASK |LPSPI_TCR_CONT_MASK |LPSPI_TCR_CONTC_MASK |LPSPI_TCR_PRESCALE(2) |LPSPI_TCR_PCS(0) |LPSPI_TCR_FRAMESZ(7); while(LPSPI1->FSR & LPSPI_FSR_TXCOUNT_MASK){} LPSPI1->TCR = LPSPI_TCR_CPHA_MASK |LPSPI_TCR_TXMSK_MASK |LPSPI_TCR_CONT_MASK |LPSPI_TCR_CONTC_MASK |LPSPI_TCR_PRESCALE(2) |LPSPI_TCR_PCS(0) |LPSPI_TCR_FRAMESZ(7); /* terminate the transfer */ while(LPSPI1->FSR & LPSPI_FSR_TXCOUNT_MASK){} LPSPI1->TCR = LPSPI_TCR_CPHA_MASK |LPSPI_TCR_PRESCALE(2) |LPSPI_TCR_PCS(0) |LPSPI_TCR_FRAMESZ(7); And you have to read the RX data in the meantime. To transmit data, change TXMSK for RXMASK. Regards, Daniel Re: RTD Half Duplex SPI @danielmartynek Also, is the limitation you are talking about hardware or software? Re: RTD Half Duplex SPI Hi @danielmartynek  "Functions implemented in SDK for LPSPI (RTM 3.0.0 S32 Design Studio 2.2) do not have "native support" for 3-wire. So can we implement 3-wire SPI in continuous mode by making necessary changes at the driver level for RTM3.0.0? Re: RTD Half Duplex SPI Hi @maximillion, Unfortunately, I have been informed that there is not going to be any patch. It will be just listed as a limitation in the User Manual. I'm not sure what the reasons are. Regards, Daniel Re: RTD Half Duplex SPI Hi @danielmartynek, Can't we use TXMSK CONT function in LPSPI driver? I need this in my project won't a new update or patch come out? Re: RTD Half Duplex SPI Hi @maximillion, The RTD team has found some limitations that do not allow the TXMSK CONT function in the LPSPI driver. They will update the UM with a note mentioning that. Regards, Daniel Re: RTD Half Duplex SPI Hi @maximillion, Yes, it looks like it is a bug in RTD. Have you consider using one 80bit frame instead? BR, Daniel Re: RTD Half Duplex SPI How should I handle this issue? Is this issue related to RTD driver isn't it? Re: RTD Half Duplex SPI Hi @maximillion, I don't see any issue with the 3wire mode, but with the Continues mode. I have created the attached simple test project (Master only). 1. CONT = 0 2. CONT = 1 The issue is clearly in the Continuous mode. Regards, Daniel Re: RTD Half Duplex SPI Hi Actually, this project is valid and I worked on this project. I'm not sure why you couldn't test the project. Anyway, I'm in trouble with the 3-wire SPI. I'm waiting for your answer. Re: RTD Half Duplex SPI Hello @maximillion, I'm sorry for the delay, I couldn't get to the testing. You example had a few issues, like both modules have to have one pin selected for both MOSI/MISO and the pin must be set as Input/Output. Anyway, I think there is a bug in the RTD driver. It has been reported to the RTD development team. Once I have sone new information, I will update the thread. Best regards, Daniel Re: RTD Half Duplex SPI Hello @danielmartynek  In the project I uploaded, LPSPI1 was used as master and LPSPI0 as slave. In my project, S32K148 will be master and it will communicate with TFT display, so you can think of LPSPI0 module as TFT display. I need to configure the display with 3 wire spi. Below I have attached a photo of the SPI communication specified in the datashette. Also I attached my logic analyzer screnshoot. Could you please tell me how to read data from slave correctly from master?     Re: RTD Half Duplex SPI I only have 3 Wire Clock, Chip Select, Data. Your project is not 3-wire. I've written so much that your community always suggests another answer. I have attached the project. I only have to use 3 wires. I need to send and receive at MOSI pin. In the example project, I sent and received data between two SPI modules, but in my own project I cannot read data from the slave because the master does not keep the chip select pin continuous while receiving data. Why chip select did not keep continuos? Below picture master send data (LPSPI0) and slave receive data (LPSPI1) after that receive send data and master receive. Why doesn't the pcs pin keep the pin continuous while the master is receiving data? Please review the project.   Re: RTD Half Duplex SPI Hi @maximillion, A simple test project is in this thread: https://community.nxp.com/t5/S32K/S32K314-SPI-flash-implementation/m-p/1617504#M21457 It sends one 8bit frame to the Slave device and reads 3 frames from the Slave device. Regards, Daniel Re: RTD Half Duplex SPI Actually my question is, how can I read the register from the slave. I am sending data as master and how can I receive data from slave. What function should I use to get the data as master from slave
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Arm用S32DS 2018をアクティベートする こんにちは、 Arm用のS32DS 2018は期限切れです。アクティベーションコードは0D63-4EE6-DD1B-E596です。 再アクティブ化する方法を教えてください。ありがとうございます! Re: Activate S32DS 2018 for Arm こんにちは、 S32DS ライセンスが延長されました。
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低電力モード imx8mn、M7 が RUN モード、A53 がディープスリープ可能 こんにちは、 低電力モードに関する AN13400 アプリケーション ノートを確認しましたが、以下の実装にまだ問題があります。 私は imx8mn nano ddr3l ボードを持っています。現在の目標は、ddr3 と m7 コアをオンのままにして、a53 をスリープ モードにすることです。これは可能ですか、カーネルまたは ATF にパッチを適用する必要がありますか。正しい方向を指し示してもらいたい よろしくお願いします。 i.MX 8M | i.MX 8M ミニ | i.MX 8M ナノ Re: Low power mode imx8mn, M7 in RUN mode while A53 in deep sleep possible いくつかのテストを行った後、TCM から m7 を実行する場合にのみ、a53 のディープ スリープ モードに入り、m7 を実行できるようになりました。ただし、m7 を XIP から実行する必要はなく、echo mem > /sys/power/state を実行しようとすると、a53 dsm に入ることができません。 何か解決策はありますか。 Re: Low power mode imx8mn, M7 in RUN mode while A53 in deep sleep possible こんにちは@adevnani 、 NXP サポートにお問い合わせいただきありがとうございます。 あなたが達成しようとしていることは可能であるはずです。ただし、現時点では i.MX8MN に適切なパッチは提供されていません。 アプリケーションノートAN12195は i.MX8MQ 用に書かれていますが、一般的なアプローチと概念は同様であり、実装のガイドとして使用できます。 i.MX8MQ のパッチはここからダウンロードできます。 必要な変更はATFで行う必要があることに注意してください。 この段階では、必要な電源ドメインが有効なままであることを確認するために、リファレンス マニュアルを用意しておくことを強くお勧めします。 よろしくお願いします、 チャビラ
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How to Confirm Successful Key Write for S32K142 Hi, during the production process, I need to partition and write the key in RAM via CSEC module first, and then burn the program in Flash, how should I confirm that the key is written successfully? Can it be confirmed by reading a certain register? Re: S32K142如何确认写入密钥成功 Hi @minsky, Crypto KEYs location is unaddressable, and there's no such status bit. You can try to perform some operation (like encryption, decryption, CMAC generation…). If a key slot is empty, you will get ERC_KEY_EMPTY error. For production, recommended path was described by my colleague in this other thread: S32K14xx security boot production programming solution - NXP Community. Best regards, Julián
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Asymmetric Crypto (RSA/ECC) Support for Secure Flashing on S32K144 Hi, Hardware: S32K144EVB-Q100 Software: S32 Design Studio, OpenBLT Bootloader, an5401-csec We are planning to implement a secure flashing on the S32K144. For asymmetric cryptography (RSA and ECC) used in firmware signature verification, we would like to know: Is asymmetric cryptography (RSA/ECC) supported only via software implementation on the S32K144, or is there any hardware acceleration available for these algorithms? If the S32K144 MCU does not have hardware acceleration for RSA or ECC, and must perform signature verification entirely in software (using the CPU), what is the expected time required to verify a digital signature using: RSA with a 2048-bit key ECC with the secp256r1 curve Are there any reference documents, or recommended libraries for these operations on this MCU? We need to know how long it takes to verify RSA and ECC signatures in software. Thanks. Re: Asymmetric Crypto (RSA/ECC) Support for Secure Flashing on S32K144 Hi @Kishore_14  CSEc on S32K1 supports only symmetric operations. Asymmetric operations are not supported by hardware. If needed, it must be emulated by software. You can use something like WolfSSL or similar. Because we do not provide such SW libraries, I can’t tell what will be the execution time. We do not have such benchmark. I would consider to use S32K3 devices with HSE which supports also asymmetric operations. Regards, Lukas
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model inference in docker container hi,  community # iMX 8MP @ Harvey021 I have encountered an issue regarding model inference—it fails inside the Docker container but works on the host machine. The relevant shared libraries have already been copied into the container, and the program runs without reporting any missing dependencies When I ran the official verification program, it encountered a segmentation fault. Execute the command as follows: root@imx8mpevk:~/examples# ./label_image --external_delegate_path=/usr/lib/libvx_delegate.soo INFO: Loaded model ./mobilenet_v1_1.0_224_quant.tflite INFO: resolved reporter INFO: Vx delegate: allowed_cache_mode set to 0. INFO: Vx delegate: device num set to 0. INFO: Vx delegate: allowed_builtin_code set to 0. INFO: Vx delegate: error_during_init set to 0. INFO: Vx delegate: error_during_prepare set to 0. INFO: Vx delegate: error_during_invoke set to 0. INFO: EXTERNAL delegate created. INFO: Applied EXTERNAL delegate. W [HandleLayoutInfer:332]Op 162: default layout inference pass. Segmentation fault gdb debug: docker image: ubuntu24.04-arm64 docker command: docker run -it --rm --device=/dev/galcore --device=/dev/mxc_hantro --device=/dev/mxc_hantro_vc8000e --network=host --privileged=true ubuntu:dl_gdb bash target image version: linux6.6.36 full target machine: i.MX 8mp Re: model inference in docker container Hi @noway,  I hope you are doing very well.   Please take a look to the chapter 2.6.2 Building the TensorFlow Lite Library with the Flex Delegate for i.MX Linux platforms and 2.6.2.2 Setting up Docker VM of i.MX Machine Learning User's Guide.   I hope this can helps.   Best regards, Chavira Re: model inference in docker container Thank you for your answer. But I was running Docker on 8mp. My base image is arm64/v8/ubuntu24.04
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用于 FeliCa 读写器的 PN7220 命令 数字协议要求 规范 认证 我们的读取器使用的是恩智浦 PN7221。 我们的读卡器需要处理 Felica 卡。 因此,我们需要通过https://www.felicatech.org/readerwriter/pdf/FeliCa_ReaderWriter_Digital_Protocal_Requirements_E_1_23.pdf 的 Felica R/W 数字卡协议要求规范中规定的测试。 请参见第 18 页的表 3 和表 4。 我不太了解 PN7221 中使用的 NCI 命令。 请告诉我 NCI 命令的用途: 1.民意调查 F 型 Felica 卡。 2。修改 poll 命令中的轮询参数,例如系统代码。 3.打开射频。 4.关闭射频。 5.发送 Felica 命令的 NCI 命令见表 3 和表 4。 谢谢! 雷蒙德 Re: PN7220 Commands For FeliCa Reader/Writer Digital Protocol Requirements Specification Certificait 你好,我是法比安,我被派来支持你的案子。 感谢您对我们的产品感兴趣。 您可能已经注意到,为了使用 PN722x 对 Felica 卡进行适当的轮询,我们没有任何可以参考的示例。PN7220 支持 Felica 卡,其配置见第 19 节附件 C:射频协议配置索引。 这些配置可通过我们的图形用户界面完成:NFC Cockpit。但是,在自己的应用程序中加载配置的实施工作必须由各自的开发团队完成。 此外,使用 PN7160 示例作为构建 NCI 命令的参考对您的应用程序非常有用。该集成电路也使用 NCI 2.0,这意味着命令将非常相似。不过,还是建议使用 Cockpit 和 PN722x 数据表。 Re: PN7220 Commands For FeliCa Reader/Writer Digital Protocol Requirements Specification Certificait 抱歉,我错过了粘贴文档链接的机会:PN722X NFC 控制器 Re: PN7220 Commands For FeliCa Reader/Writer Digital Protocol Requirements Specification Certificait 感谢您的回复。 只是想确认一下。 请告诉我您参考的是恩智浦的哪个文档: 第 19 节 附件 C:射频协议配置索引。 Re: PN7220 Commands For FeliCa Reader/Writer Digital Protocol Requirements Specification Certificait 不用担心。再次感谢。
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IMX8MP always boots from eMMC boot0, cannot boot from eMMc partition mmcblk2p1 Hi, I am working with a SolidRun i.MX8MP board. I have the default image (core-image-inimal-imx8mpsolidrun.wic.zst) flashed to both SD card and eMMC. I want the board to boot from eMMC user partition 1 (mmcblk2p1) but it boots from mmcblk2boot0 . Observations Booting from SD card: mmc dev switch to partitions #0, OK mmc1 is current device SD card boots correctly from the user partition. Kernel loads imx8mp-hummingpulse.dtb  Custom changes I made in U-Boot (e.g., board messages, DTB selection) are reflected. Booting from eMMC: mmc dev switch to partitions #0, OK mmc2(part 0) is current device U-Boot loads from boot0. Default DTB imx8mp-cubox.dtb is loaded not imx8mp-hummingpulse.dtb. Changes I made in U-Boot are not reflected at all. eMMC info: mmc info Boot area 0: 4 MiB Boot area 1: 4 MiB User area: 29.1 GiB Boot areas not write-protected I tried Setting U-Boot variables alone but its not working setenv mmcdev 2 setenv mmcpart 1 Uboot still loaded from boot0 — user partition changes ignored. I stop U-Boot during startup using the UART console and print boot_targets; the output is (mmc1 mmc2 usb pxe dhcp). I change it to mmc2 mmc1 usb pxe dhcp using setenv and save it with saveenv. After reflashing a new image, I check boot_targets again, and it still shows mmc2 mmc1 usb pxe dhcp, so the changes I made persist even after flashing the new image This confirms that ROM always executes boot0, never the user partition. Is there any way I can boot from eMMC partition(mmcblk2p1) ? Thanks Re: IMX8MP always boots from eMMC boot0, cannot boot from eMMc partition mmcblk2p1 You can read this link. https://community.nxp.com/t5/forums/replypage/board-id/imx-processors/message-id/243934 You lack understanding of eMMC. Re: IMX8MP always boots from eMMC boot0, cannot boot from eMMc partition mmcblk2p1 You can read this link. https://community.nxp.com/t5/i-MX-Processors/Secondary-Boot-on-i-MX6ULL-Hangs-After-Reset/m-p/2251161 You lack understanding of eMMC. Re: IMX8MP always boots from eMMC boot0, cannot boot from eMMc partition mmcblk2p1 Hi @tusharvernekar  Sorry to reply late, I was on holiday for the Spring Festival a while ago, and now I'm back in the office. And I cannot understand the question well. Since mmcblk2p1 is FAT32 partition which is used to put dtb files and kernel Image, do you mean you can put uboot into this partition without building bootloader? It is totally new boot process for me, could you confirm and share me more details about the boot method even in SD boot case. B.R
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imx93 安全启动:无法启动 我想就以下几点寻求指导。 我生成了所需的密钥并签署了图像,同时验证了 CST 和 SPSDK 签署流程。SRK 密钥被编程到熔丝组 16 中,单词 0 到 7。执行 AHAB 关闭操作后,系统不再启动。 首先,是否有任何支持的方法可以在使用 AHAB 锁定 iMx93 设备后将其恢复。 其次,在执行AHAB关闭操作之前,如何可靠地验证签名图像是否正确对应于编程的熔丝。 第三,是否有推荐的验证或试运行步骤可用于避免由于图像或密钥不正确而永久锁定设备。 硬件平台支持 UUU,这可能有助于恢复(如适用)。 如能就此问题提供任何指导或官方支持,将不胜感激。 Re: imx93 secure boot: Not booting 你好 不幸的是,一旦关闭AHAB并且设备无法通过安全启动身份验证,就没有恢复方法。 要在关闭 AHAB 之前可靠地验证签名映像是否与 SRK 熔丝相匹配,必须在关闭设备之前使用 ahab_status 确认在 U-boot 中没有事件。 我喜欢这份指南,因为你可以理解安全启动开发流程,CST 已过时,将分享推荐的流程,但该指南中的很多内容都很有用。https://github.com/nxp-imx/uboot-imx/blob/lf_v2025.04/doc/imx/ahab/guides/mx8ulp_9x_secure_boot.txt 推荐的新软件工具是 SPSDK,你可以参考以下示例,它包括一个指南(查看之前的带有 U-BOOT 的 i.MX 93 AHAB,以及下一代用于 U-boot 和内核的 Signed AHAB 镜像生成)https://spsdk.readthedocs.io/en/latest/examples/ahab/imx93/imx93_signed_ahab_uboot.html 顺祝商祺! Re: imx93 secure boot: Not booting spsdk 方法:它对我不起作用,"ahab_status "没有报告 "未找到事件!"状态 cst-3.1.0:同样的问题 我认为 imx93 需要 sh256 签名,但我正在尝试 sha512,我没有看到任何相关文档特别提到这一点。 然后使用cst-4.0.1:使用sha256签名
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IMX8MP 总是从 eMMC boot0 启动,无法从 eMMC 分区 mmcblk2p1 启动 您好, 我正在使用 SolidRun i.MX8MP 板。我有默认图像(core-image-inimal-imx8mpsolidrun.wic.zst)同时闪存到 SD 卡和 eMMC。我想让板从 eMMC 用户分区 1 (mmcblk2p1) 启动,但它从 mmcblk2boot0 启动。 说明 从 SD 卡启动: mmc 开发人员 切换到分区 #0,OK mmc1 是当前设备 SD 卡能从用户分区正确启动。 内核加载 imx8mp-hummingpulse.dtb 我在 U-Boot 中所做的自定义更改(例如板消息、DTB 选择)会反映出来。 从eMMC启动: mmc 开发人员 切换到分区 #0,OK mmc2(第 0 部分)是当前设备 U-Boot 从 boot0 加载。 加载的是默认 DTB imx8mp-cubox.dtb 而不是 imx8mp-hummingpulse.dtb。 我在 U-Boot 中所做的更改根本没有反映出来。 eMMC 信息: mmc info 启动区域 0:4 MiB 启动区域 1:4 MiB 用户区域:29.1 G iB 启动区域未受写保护 我试过单独设置 U-Boot 变量但它不起作用 setenv mmcdev 2 setenv mmcpart 1 Uboot 仍从 boot0 加载 - 忽略用户分区的更改。 我在启动期间使用 UART 控制台停止 U-Boot 并打印 boot_targets;输出是 (mmc1 mmc2 usb pxe dhcp)。我使用 setenv 将其更改为 mmc2 mmc1 usb pxe dhcp,并使用 saveenv 将其保存。重新刷新新镜像后,我再次检查 boot_targets,结果仍然显示 mmc2 mmc1 usb pxe dhcp,所以即使刷新了新镜像,我所做的更改仍然存在。 这证实 ROM 总是执行 boot0,而不是用户分区。 有什么办法可以从 eMMC 分区 (mmcblk2p1) 启动吗? 谢谢! Re: IMX8MP always boots from eMMC boot0, cannot boot from eMMc partition mmcblk2p1 您可以阅读此链接。 https://community.nxp.com/t5/forums/replypage/board-id/imx-processors/message-id/243934 你对 eMMC 缺乏了解。 Re: IMX8MP always boots from eMMC boot0, cannot boot from eMMc partition mmcblk2p1 您可以阅读此链接。 https://community.nxp.com/t5/i-MX-Processors/Secondary-Boot-on-i-MX6ULL-Hangs-After-Reset/m-p/2251161 你对 eMMC 缺乏了解。 Re: IMX8MP always boots from eMMC boot0, cannot boot from eMMc partition mmcblk2p1 你好@tusharvernekar 很抱歉回复晚了,前段时间春节放假,现在回到办公室了。我不太明白这个问题。由于 mmcblk2p1 是 FAT32 分区,用于放置 dtb 文件和内核映像,您的意思是可以将 uboot 放入该分区而无需构建引导加载程序?对我来说,这是全新的启动过程,你能否确认并分享更多关于启动方法的细节,即使在 SD 启动情况下也是如此。 B.R
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K5 Crypto ドライバに SHE キーがありません こんにちは、サポートチームの皆様 K5 RTD 0.8.0 P01の場合、 キータイプ SHE として設定することはできません。 さらに、 CryptoKeyElementFormat SHE キーもサポートされていません。 この機能の追加を検討してください。 コンポーネント: HSE FW コンポーネント: セキュリティ暗号 優先度: 高 Re: K5 Crypto driver missing SHE key こんにちは、コングさん。 顧客はPATACです。 Re: K5 Crypto driver missing SHE key こんにちは@LiekLi このバージョンではソフトウェア/ハードウェアの制限であるかどうか確認させてください。 サポートしているお客様について教えていただけますか? Re: K5 Crypto driver missing SHE key こんにちは@LiekLi \plugins\Crypto_43_HSE_TS_T40D85M8I0R0\resource\CORTEXM_S32K56XM7_s32k566_lfbga324.propertiesで確認できます: # Crypto.HseSptShe. : SHE 仕様のサポート。 Crypto.HseSptShe.PREMIUM : STD_OFF Crypto.HseSptAes.PREMIUM : STD_ON このキータイプはこのバージョンではサポートされていないことを意味します Re: K5 Crypto driver missing SHE key こんにちは、クオンさん。 はい、現在紛失しています。安全衛生チームに、さらなる変更依頼について問い合わせます。このチケットはクローズできます。
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调试 IMXRT1176 的 IEE 加密图像 我运行一个使用 IEE 加密的映像。我的引导加载程序将图像映射到 FLEXSPI IEE 区域,并成功执行。我想知道是否可以调试代码?如果是这样,希望得到任何帮助或提示。我使用的是 Segger J-Link 调试器。 Re: Debugging IEE encrypted image for IMXRT1176 嗨,@tksec、 如果加密 XIP 熔丝已烧坏,恐怕无法调试代码。 正如下面的社区帖子中提到的那样。 Re:启用 ENCRYPT_XIP_EN 后如何调试 - NXP Community 顺祝商祺! 巴勃罗
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Inquiry regarding the customization and source code of the i.MX95 Cortex-M33 (System Manager) binary Hello, I am currently evaluating the i.MX95 for our project and have some questions regarding the Cortex-M33 (System Manager) core. Customization: Is it possible for a developer to modify the source code and build a custom binary for the Cortex-M33 core, or must we use the pre-compiled binary provided by NXP? Example Code: If customization is supported, where can I download the example code or the SDK for the i.MX95 Cortex-M33 (System Manager)? Binary Download: If the Cortex-M33 must run on a pre-compiled binary, where is the official download location for the latest distribution? Thank you for your assistance. Best regards, Re: Inquiry regarding the customization and source code of the i.MX95 Cortex-M33 (System Manager) bi Hello @jsko  I hope you are doing very well. Please take a look to the imx-sm. Also to the AN14478. At moment, this is all the information that can be shared because i.MX95 is in Pre-production yet. Best regards, Salas.
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低クロック周波数のI3C こんにちは。特定のユースケースで、 MCXN556でI3Cを10kHz程度の低いクロック周波数で動作させる必要があり、転送にはeDMAではなくSmartDMAを使用しています。注意すべき設定や構成の詳細はありますか?ありがとう 通信と制御(I3C | I2C | SPI | FlexCAN | イーサネット | FlexIO) MCX N Re: I3C with low clock frequency こんにちは@Bruce_Teng I3C を 10 kHz 程度の低いクロック周波数で実行したい場合。 これらは変更できます。 EXAMPLE_I3C_OD_BAUDRATE はオープンドレインのボーレートです。 EXAMPLE_I3C_PP_BAUDRATE はプッシュ プル ボーレートです。 BR ハリー
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C implementation blhost protocol (for use in MCU) Is there a compact implementation in C available for the protocol blhost uses to communicate with the rom-bootloader of MCX mcu's? essentials to basically run this on another LPC/MCX -> UART -> MCX (in isp mode) blhost -u -- flash-image your_app.bin erase Boot ROM|Booting | Flash HW-Open-Source Re: C implementation blhost protocol (for use in MCU) Hello @dav1 , Thanks for your post. Sorry, but we don’t have any C implementation of the protocol that blhost uses in MCU.  I’m afraid you would need to implement it yourself. Have a nice day. BR Celeste Re: C implementation blhost protocol (for use in MCU) note that you do this: https://github.com/nxp-mcuxpresso/rblhost Re: C implementation blhost protocol (for use in MCU) would be great if NXP can support here. the source-code is most likely available in C as part of the mcuxpresso gui tools for flashing
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Data corrupted error on dm-verity iMX6dl Hi Team, I'm using dm-verity in yocto Linux 5.15 on the imx6dl board. On boot when device mapper creates I'm getting a data block corrupted error, Can you please help to fix this issue.? Error log: # cryptsetup 2.4.3 processing "veritysetup create rootfs /dev/mmcblk3p3 /dev/mmcblk3p2 11757d96406b3407f8ab9109908c451a061c2fd1e66a38f830bb31ebc4cb5b51 --debug" device-mapper: verity: 179:3: data block 13040 is corrupted Buffer I/O error on dev dm-0, logical block 13040, async page read device-mapper: verity: 179:3: data block 13040 is corrupted Buffer I/O error on dev dm-0, logical block 13040, async page read [    6.115793] Buffer I/O error on dev dm-0, logical block 13040, async page read [    6.130642] Buffer I/O error on dev dm-0, logical block 13040, async page read [    6.348502] device-mapper: verity: 179:3: reached maximum errors [    7.966201] EXT4-fs (dm-0): unable to read superblock mount: /new_root: can't read superblock on /dev/mapper/rootfs. #Yocto #dm-verity #linux5.15 #initramfs #dm-verity-initramfs #veritysetup Regards, Aravinthkumar. i.MX6 All i.MX6DL i.MX6Dual Linux Security Suspected Software Defect Yocto Project Re: Data corrupted error on dm-verity iMX6dl @Aravinthkumar  Could you share the resolution to this block corruption? Re: Data corrupted error on dm-verity iMX6dl Hi  It seems hash mismatch between data and hash partition block when create mapper device, "/dev/mmcblk3p3 /dev/mmcblk3p2 11757d96406b3407f8ab9109908c451a061c2fd1e66a38f830bb31ebc4cb5b51". Can you share your full log and whole running steps, we can help analyze dm-verity procedure. Best regards Harvey Re: Data corrupted error on dm-verity iMX6dl Thanks for your response. We have not done any changes on disk. Below are partitions command executed for partitioning in MFG tool sfdisk --force ${node} << EOF ${BOOT_ROM_SIZE}M,500M,0c 700M,800M,83 1600M,,83 EOF Below command executed for Hash flash and Rootfs flash in MFG tool ucl file Waiting for the partition ready HASH flash HASH flash to board          Formatting rootfs partition Sending and writting rootfs Regards, Aravinth Finishing rootfs write Unmounting rootfs partition Done Re: Data corrupted error on dm-verity iMX6dl Hi @Aravinthkumar  Make sure that the disk has not been changed after the HASH tree is made. For example, such as mount, umount.  Then pay attention, after making the hash tree, do not change the content in it. Would you like to share your processing steps? If there is still a problem. Best regards Harvey
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Application runs in Debug mode but not in Run mode / Not retained after power cycle Hello, I am working with S32 Design Studio for ARM and the S32K144 EVB for application development. I am able to debug the project without any issues using the debugger in S32 Design Studio. However, when I try to run the application normally, I get an error popup and the program does not execute as expected. Also, after power cycling the board, the program does not start automatically. It seems that the code is only running during the debug session and is not being stored in the internal flash memory. I would like clarification on the following points: - Why the application works correctly in debug mode but fails in run mode - Whether any additional configuration is needed to program the code into internal flash - If any linker or debugger settings must be changed - Whether S32 Design Studio can be used alone for flashing or if an external flash programmer is required - The correct method to ensure the firmware runs after reset or power cycling Please suggest the correct configuration and programming procedure. Thank you. Re: Application runs in Debug mode but not in Run mode / Not retained after power cycle Hi @padmaja  Your issue seems very similar to the one discussed in the thread: Flashing Code on S32K144 EVB – Debug Works but Run Causes Error. It may be helpful to review the suggestions shared there as well. BR, VaneB
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s32k116 出现了关于评估板上 pta3 TX 上的 lpuart0 的问题 我遇到了 LPUART0 的问题。从 LPUART0 向 PC 传输数据时,接收到的数据会出现位反转。 例如: 当我发送 0x01 时,PC 会收到 0x80。 当我发送 0x55 时,PC 会收到 0xAA。 为了解决这个问题,我实施了软件位反转,但这显然不是正确的解决方案。 这种行为表明位顺序可能配置错误(可能是 MSB/LSB 优先或移位/对齐问题)。我想确认我的 LPUART0 配置是否有误,或者是否有特定寄存器或设置控制位序或数据移位。 如能提供有关 LPUART0 正确配置的指导或示例,将不胜感激。 Re: problem with s32k116 aboout lpuart0 on pta3 TX on evaluation board HI 您的项目是基于裸机、SDK 还是RTD?我测试了 SDK 和 RTD 示例,没有遇到这个问题。 请核对 LPUART 状态寄存器(STAT)的MSBF位配置。"53.3.1.7 LPUART 状态寄存器 (STAT) 的 MSBF 位配置。" 的 MSBF 位配置。 默认配置为LSB。 祝好, Robin ------------------------------------------------------------------------------- 注: - 如果本帖回答了您的问题,请点击"ACCEPT AS SOLUTION" 按钮。谢谢! - 我们会在最后一次发帖后的 7 周内跟踪主题,之后的回复将被忽略 如果您以后有相关问题,请另开新主题,并参考已关闭的主题。 -------------------------------------------------------------------------------
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グローバルタイムベース - 同期が失われないようにする必要がある こんにちは、 私は長い間 Microchip PIC MCU を使っています。今私はMKE18F512VLH16を選択し、ソレノイドの電流制御用のPCBを開発しました。私は 6 つの PWM 出力に FTM を使用しましたが、少し間違いがありました。2 つの PWM 出力は FTM0 から、4 つの出力は FTM3 から出力されます。すべての設定は同じです。唯一の違いは、各出力のデューティ サイクルです。GTBを使っています。割り込みFTM0_IRQHANDLERは、デューティサイクルの更新とADCハードウェアトリガ(シャント抵抗の測定)の開始に使用されます。ハードウェア/ソフトウェアチームの方に、モジュールを長時間動作させた場合、FTM3とFTM0の周期の開始点であるPWMに時間差が生じないことを保証していただけますか?ありがとうございます。 よろしくお願いします、 ジュラジ Re: Global time base - need to assure not lose synchronization こんにちは@Perki 、 ご質問ありがとうございます。 グローバル タイム ベースが有効で、FTM0 と FTM3 の構成が同じ(同じクロック ソース、プリスケーラ、CNTIN/MOD など) 場合、どちらのモジュールも停止、リセット、再初期化、または独立してクロック ゲーティングされない限り、両方のタイマーは同位相で開始し、PWM 期間の開始ポイントは長時間の動作中も揃ったままになります。これらの条件下では、FTM0 と FTM3 の間にドリフトは見られません。 位相に極めて敏感なアプリケーションで最高の堅牢性を得るには、デバイスで使用可能なハードウェア同期パス (TRIG1/SYNC など) を使用して、FTM モジュールを定期的に再同期することができます。また、PWM エッジに対するデターミニスティックなサンプリングを実現するには、ISR から変換を開始するのではなく、ADC に純粋なハードウェア トリガー パス (FTM トリガー → PDB/TRGMUX → ADC) を使用することをお勧めします。これにより、割り込みレイテンシ ジッターが排除されます。   お役に立てれば幸いです。   BR セレステ Re: Global time base - need to assure not lose synchronization こんにちは、セレステさん 安心させてくれる回答をありがとうございます。説明のための注意事項: PWM 期間ごとに、各 PWM チャネルの 64 個の ADC サンプルを測定し、次の PWM 期間のデューティ サイクルを計算します。ADC には DMA と LPIT が使用されます。 これは私にとって初めての NXP MCU の経験であり、NXP で PCB を設計するのも初めての経験です。その他のペリフェラル (ADC、CANbus、I2C fram) はすでに動作しています。 よろしくお願いします、 ジュラジ
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LS1028A の 10g-qxgmii phy の起動 こんにちは。ls1028a で 10g usxgmii phy を起動しようとしていますが、いくつか問題が発生しています。この phy は、4x2.5Gb 構成で、usxgmii リンクを介して 4 つのポートを集約します。 私が使用している PHY は正常に動作しているようです。ファームウェアがロードされ、PHY はリンク パートナーがポートにコネクテッドであること検出し、パートナーとリンク速度をネゴシエートしますが、SoC との通信に失敗します。Phy は、usxgmii 自動ネゴシエーションだけでなく、usxgmii 経由で 4 つのポートを集約するように構成されています。 RCW で 0x13cc Serdes プロトコルを有効にしました。phy は Serdes レーン 1 にコネクテッドです。Serdes PLL は PLL ロックを正しく取得します。 以下は私が使用しているデバイス ツリー フラグメントです。 &enetc_mdio_pf3 { rgmii_phy0: ethernet-phy@1 { reg = <0x01>; }; qxgmii_phy0: ethernet-phy@18 { reg = <0x18>; compatible = "ethernet-phy-ieee802.3-c45"; }; qxgmii_phy1: ethernet-phy@19 { reg = <0x19>; compatible = "ethernet-phy-ieee802.3-c45"; }; qxgmii_phy2: ethernet-phy@1a { reg = <0x1a>; compatible = "ethernet-phy-ieee802.3-c45"; }; qxgmii_phy3: ethernet-phy@1b { reg = <0x1b>; compatible = "ethernet-phy-ieee802.3-c45"; }; }; &enetc_port1 { phy-handle = <&rgmii_phy0>; phy-mode = "rgmii-id"; status = "okay"; }; &enetc_port2 { status = "okay"; }; &enetc_port3 { status = "okay"; }; &mscc_felix { status = "okay"; }; &mscc_felix_port0 { label = "swp0"; managed = "in-band-status"; phy-handle = <&qxgmii_phy0>; phy-mode = "10g-qxgmii"; phys = <&serdes 1>; phy-names = "serdes"; status = "okay"; }; &mscc_felix_port1 { label = "swp1"; managed = "in-band-status"; phy-handle = <&qxgmii_phy1>; phy-mode = "10g-qxgmii"; phys = <&serdes 1>; phy-names = "serdes"; status = "okay"; }; &mscc_felix_port2 { label = "swp2"; managed = "in-band-status"; phy-handle = <&qxgmii_phy2>; phy-mode = "10g-qxgmii"; phys = <&serdes 1>; phy-names = "serdes"; status = "okay"; }; &mscc_felix_port3 { label = "swp3"; managed = "in-band-status"; phy-handle = <&qxgmii_phy3>; phy-mode = "10g-qxgmii"; phys = <&serdes 1>; phy-names = "serdes"; status = "okay"; }; &mscc_felix_port4 { status = "okay"; }; &mscc_felix_port5 { status = "okay"; }; それは正しいようです。 いくつかのトレースを追加するために PCS lynx ソース コードを変更しました。以下は変更点の 1 つです。 static void lynx_pcs_get_state_usxgmii(struct mdio_device *pcs, struct phylink_link_state *state) { pr_info("%s\n", __func__); struct mii_bus *bus = pcs->bus; int addr = pcs->addr; int status, lpa; status = mdiobus_c45_read(bus, addr, MDIO_MMD_VEND2, MII_BMSR); if (status < 0) return; state->link = !!(status & MDIO_STAT1_LSTATUS); state->an_complete = !!(status & MDIO_AN_STAT1_COMPLETE); dev_info(&pcs->dev, "%s: link=%u, an_complete: %u\n", __func__, state->link, state->an_complete); if (!state->link || !state->an_complete) return; lpa = mdiobus_c45_read(bus, addr, MDIO_MMD_VEND2, MII_LPA); if (lpa < 0) return; phylink_decode_usxgmii_word(state, lpa); } 例えばインターフェースを開くたびにswp0 ログには常に link = 1、an_complete=0 が報告されています。 自動ネゴシエーションが完了しない理由を突き止めるのに苦労しています。 私は Linux 側からカスタム ドライバを必要とする phy を使用していますが、現時点では、ドライバの read_status 関数でリンクがアップしていて速度が 1000 であることを報告しています。これは、phy が設計されたモードで動作するように事前構成されているため、厳密な config init を必要としないためです。 pcs_lynx が link = 1 を報告しているのに、autoneg を完了しないのはなぜでしょうか? Re: 10g-qxgmii phy on LS1028A bring-up Linuxメインラインのカーネルリンクで関連パッチを見つけました:コミット · torvalds/linux · GitHub いくつかは NXP Linux-factory に統合されていません。 顧客はそれらを参照することができます。 Re: 10g-qxgmii phy on LS1028A bring-up こんにちは。ご返信ありがとうございます。提供されたパッチを確認しましたが、そうではないようです。 私は linux-qoriq 6.6 を使用しており、パッチについては次のとおりです。 - 0001-arm64-dts-ls1028a-add-Lynx-10G-SerDes-nodes-on-NXP-b.patch - すでに 6.6 に含まれています - 0001-arm64-dts-ls1028a-qds-replace-usxgmii-with-10g-qxgmi.patch - すでに 6.6 に含まれています - 0001-net-dsa-felix-support-phy-mode-10g-qxgmii.patch - 6.6に既に含まれていますが、 + if (ocelot->ports[port]->phy_mode == PHY_INTERFACE_MODE_USXGMII) + __set_bit(PHY_INTERFACE_MODE_10G_QXGMII, + config->supported_interfaces); felix.c 内ただし、phy_modeが10G_QXGMIIではなくUSXGMIIの場合にのみ重要です。 - 0001-net-pcs-lynx-accept-in-band-autoneg-for-2500base-x.patch - 10G-QXGMIIとは関係ありません - 0001-net-pcs-lynx-no-need-to-read-LPA-in-lynx_pcs_get_sta.patch - 10G-QXGMII とは関係ありません - 0001-net-pcs-lynx-support-phy-mode-10g-qxgmii.patch - まったく適用できません - 6.6 および 6.12 の phylink レイヤーは、メインラインの変更から大きく遅れています。この変更はいずれにせよ、大きな意味をもたらすものではない 他に何かアイデアはありますか? 何が間違っているのでしょうか?私は PHY のベンダーと連絡を取っていますが、ベンダーの観点からすると PHY は適切な構成で稼働しています。 Re: 10g-qxgmii phy on LS1028A bring-up 最新情報をお伝えしたいと思います。原因を突き止めようとドキュメントを参照していたところ、Serdes モジュール MDIO デバイスのレジスタ定義 (第 29.6 章 LS1028ARM.pdf) を見つけました。アドレス 0x1F には、QXGMII USXGMII レプリケーター レジスタと呼ばれるデバイスがあります。pcs-lynx ドライバーは、このデバイスを使用して USXGMII レプリケーターの機能を設定します。 pcs.lynx.c(lynx_pcs_config_usxgmii) /* USXGMIIレプリケータのデバイス機能を設定します */ mdiobus_c45_write(バス、アドレス、MDIO_MMD_VEND2、MII_ADVERTISE、 MDIO_USXGMII_10G | MDIO_USXGMII_LINK | MDIO_USXGMII_FULL_DUPLEX | ADVERTISE_SGMII | ADVERTISE_LPACK);   このデバイスのアドレス空間をブラウズしているときに、QXGMII USXGMIIレプリケータに制御レジスタ(0x00h)があり、そこに「Auto_Negotiaton_Enable」ビット(29.6.5.3)があることに気付きました。制御レジスタ (CONTROL) (LS1028ARM.pdf)。   このレジスタをダンプしたところ、常に 0 になっていることがわかりました。好奇心から、このレジスタを変更してビット 12 を 1 に設定したところ、どういうわけか自動ネゴシエーションが開始されました。pcs-lynx はリンク パートナーの機能を確認し、リンク速度を検出し、他のデバイスからインターフェイスを ping することさえできました。これは解決策ではないと思いますが、私の問題を理解していただき、解決策を見つけるのに役立つかもしれないヒントとして、これを皆さんと共有します。なぜ設定されないのか理解できません。設定する必要があるのかどうかもわかりません。設定する必要がある場合、どのような状況で設定する必要があるのかもわかりません。 Re: 10g-qxgmii phy on LS1028A bring-up 申し訳ありませんが、ここで質問を投稿するたびに、ランダムな回答が返ってくるので、時間を無駄にしているように感じます。以下の情報を「AE チーム」に転送してください。 まず、私は LS1028ARDB を使用していません。LS1028ARDB で 10G-QXGMII モードを有効にしようとしているとは決して言っていません。LS1028ARDB クアッド PHY はその目的向けに設計されていないため、それは不可能だからです。私は LS1028A でこれを実行しようとしていると言いましたが、これは適切なイーサネット PHY を備えた LS1028A をベースにした独自のボードを使用していることを意味します。 2 つ目 - レーン B で 10G-QXGMII プロトコルをサポートするように RCW を適切に構成しました。これを正しく実行できたことがなぜわかるのでしょうか。それ以外の場合、SoC は無効なプロトコル選択や PLL ロックなどにより再起動を要求するだけだからです。したがって、PLL クロックは良好であり、プロトコル選択が適切に設定されていると想定できます。次に、最初の質問で投稿したデバイス ツリーを AE チームに転送して、これが 1028AQDS-13BB または 128AQDS-13CC とまったく同じであることを AE チームに確認してもらいます。わかりましたか?それから、私がpcs-lynx.cにパッチを当てた時の情報(これは非常に重要です)を提供してください。QXGMII USXGMII レプリケーター制御レジスタ AN_EN = 1、AN_RESTART = 1 を設定するコードを追加すると、自動ネゴシエーションが魔法のように機能し始めました。それでは、AE チームに問い合わせてください - なぜ pcs-lynx.c によって設定されないのですか?そして、どのような状況で設定すべきでしょうか?あるいは、コード内にこれらのビットを設定する魔法の場所があるのかもしれません。 なぜそれについて尋ねているのでしょうか?あなたのマニュアル(LS1028ARM第29.7.1.6章QXGMII には、「USXGMII 自動ネゴシエーションを有効にするには、ポートごとに次のシーケンスを実行します。」と明記されています。 「QXGMII USXGMII レプリケータ制御レジスタ: • AN_EN=1 • RESTART_AN=1" では、コードのどこに設定されているのでしょうか?どのような状況ですか? Re: 10g-qxgmii phy on LS1028A bring-up こんにちは。ご返信ありがとうございます。提供されたパッチを確認しましたが、そうではないようです。 私は linux-qoriq 6.6 を使用しており、パッチについては次のとおりです。 - 0001-arm64-dts-ls1028a-add-Lynx-10G-SerDes-nodes-on-NXP-b.patch - すでに 6.6 に含まれています - 0001-arm64-dts-ls1028a-qds-replace-usxgmii-with-10g-qxgmi.patch - すでに 6.6 に含まれています - 0001-net-dsa-felix-support-phy-mode-10g-qxgmii.patch - 6.6に既に含まれていますが、 + if (ocelot->ports[ポート]->phy_mode == PHY_INTERFACE_MODE_USXGMII) + __set_bit(PHY_INTERFACE_MODE_10G_QXGMII、 + config->supported_interfaces); felix.c 内ただし、phy_modeが10G_QXGMIIではなくUSXGMIIの場合にのみ重要です。 - 0001-net-pcs-lynx-accept-in-band-autoneg-for-2500base-x.patch - 10G-QXGMIIとは関係ありません - 0001-net-pcs-lynx-no-need-to-read-LPA-in-lynx_pcs_get_sta.patch - 10G-QXGMII とは関係ありません - 0001-net-pcs-lynx-support-phy-mode-10g-qxgmii.patch - まったく適用できません - 6.6 および 6.12 の phylink レイヤーは、メインラインの変更から大きく遅れています。この変更はいずれにせよ、大きな意味をもたらすものではない 他に何かアイデアはありますか? 何が間違っているのでしょうか?私は PHY のベンダーと連絡を取っていますが、ベンダーの観点からすると PHY は適切な構成で稼働しています。 linux-qoriq 6.6 https://github.com/nxp-qoriq/linux/tree/lf-6.6.yはls1028a で 10g-qxgmii 4x2,5Gb インターフェイスを使用するために必要なすべてのパッチが含まれていますか? Re: 10g-qxgmii phy on LS1028A bring-up AE チームからの次のアップデートを参照してください。 お客様は「10G-QXGMII」を使いたいのだと思いますが、これはUSXGMIIとは少し異なります。 お客様は以下を参照できます: arch/arm64/boot/dts/freescale/fsl-ls1028a-qds-13bb.dtso 「10G-QXGMII」は ls1028a-qds ボードでのみサポートされ、rdb ボードではサポートされません。 dtso ファイルには次のコメントがあります。 + * レーン B のリワークを伴う LS1028A QDS ボードが必要です。 + * コネクタのレーン A を PHY レーン C に再配線した SCH-30841 カードが必要です。 + * セットアップでは、スロット 1 に SCH-30842 カード、スロット 2 に SCH-30841 カードが装着されています。 「10G-QXGMII」SerDesのドライバは、drivers/phy/freescale/phy-fsl-lynx-10g.cにあります。 顧客は、「git log -p --author=Vladimir」を実行してから 10G_QXGMII を検索することで、Linux メインラインの関連パッチを取得することもできます。 よろしくお願いします。 Re: 10g-qxgmii phy on LS1028A bring-up @yipingwang私の質問を見ていただくか、他の人に転送していただいてもよろしいでしょうか? Re: 10g-qxgmii phy on LS1028A bring-up 問題がどこにあるかが分かりましたので、このトピックを閉じていただけます。私はウラジミールに連絡を取り、解決策がどうあるべきかについて合意しました。 Re: 10g-qxgmii phy on LS1028A bring-up LSDK開発チームからも返答をいただきました。 この顧客もアップストリームを通じて私に連絡してきました。 https://lore.kernel.org/netdev/CA+DkFDaW_wJ5p9_P7pMpz-8iE6xeKkdF-MQcd2m2GcyVUE3S4Q@mail.gmail.com/ そこに回答を投稿しました。 同じトピックに対して 2 つのコミュニケーション チャネルを開いたままにしておく必要はないと思います。
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