PEでファームウェアをダウンロードしながらD-Flashをフォーマットする方法 こんにちは、 私たちのプロジェクトでは、D-flash の消去に関する問題が発生しました。.elfをフラッシュするときまたは PE を使用して .S19 ファイルを作成した場合、D フラッシュはフラッシュ プロセス後も消去されず、残留値が保持されていることがわかりました。PE 経由でフラッシュするたびに、D フラッシュを消去します。さらに、このプロジェクトでは S32K314 チップを使用します。この理由は何でしょうか?ありがとう！ gumu_0-1752753887698.png Re: How to format D-flash while downloading firmware with PE こんにちは@gumu 、 PE Micro デバッガーは NXP 製品ではありません。 S32DS IDE は、Eclipse ベースの Arm IDEs 用の GDB サーバー プラグインを統合しており、これは PE Micro 製品です。 https://www.pemicro.com/products/product_viewDetails.cfm?product_id=15320151 プラグインにはこのオプションがあります: danielmartynek_0-1752764602326.png PE Microのサポートに お問い合わせて、独自のアルゴリズムの詳細を入手してください。 ありがとうございました。 よろしくお願いいたします。 ダニエル

i.MX93 RGMII connection PHY and MAC to MAC connection tips This article describe i.M93 RGMII to PHY connection, delay adding tips. i.MX93 don't support delay in both FEC and QOS port in i.MX93 side. It also provide solution on i.MX93 how to connect MAC to MAC in HW & SW. Thanks! 

适用于 Yocto 1.6 的 ads7846-driver.patch <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 与 yocto 1.6（Daisy，Linux 3.10.17）一起分发的 ads7846 驱动程序不支持设备树配置挂钩。 附件是 ads7846 触摸屏驱动程序的补丁，用于支持设备树。驱动程序中还添加了钩子以忽略电压调节器配置的要求。 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 与 yocto 1.6（Daisy，Linux 3.10.17）一起分发的 ads7846 驱动程序不支持设备树配置挂钩。 附件是 ads7846 触摸屏驱动程序的补丁，用于支持设备树。驱动程序中还添加了钩子以忽略电压调节器配置的要求。

フリースケール・カップ2015 EMEAチーム一覧 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 2014年11月17日現在、159チームがThe Freescale Cup 2015 EMEA に登録しています( 添付資料を参照) INNOVで始まるチーム名は、イノベーションチャレンジチームです フリースケール・カップ予選イベントが開催されていない国のチームは、選択した場所に自由に参加できます。Flavio Stiffanに連絡して、選択が記録されることを確認してください。

i.MX 上的 wxWidgets <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 组装 wxWidgets 版本 2.8。使用 TinyX。由 4 英寸 - 8 英寸的触摸屏供电。

How to enable DDR mode As we know, the RT series MCUs support the XIP (Execute in place) mode and benefit from saving the number of pins, serial NOR Flash is most commonly used, as the FlexSPI module can high efficient fetch the code and data from the Serial NOR flash for Cortex-M7 to execute. The fetch way is implementing via utilizing the Quad IO Fast Read command, meanwhile, the serail NOR flash works in the SDR (Single Data transfer Rate) mode, it receives data on SCLK rise edge and transmits data on SCLK fall edge. Comparing to the SDR mode, the DDR (Dual Data transfer Rate) mode has a higher throughput capacity, whether it can provide better performance of XIP mode, and how to do that if we want the Serial NOR Flash to work in DDR (Dual Data transfer Rate) mode? SDR & DDR mode SDR mode: In SDR (Single Data transfer Rate) mode, data is only clocked on one edge of the clock (either the rising or falling edge). This means that for SDR to have data being transmitted at X Mbps, the clock bit rate needs to be 2X Mbps. DDR mode: For DDR (Dual Data transfer Rate) mode, also known as DTR (Dual Transfer Rate) mode, data is transferred on both the rising and falling edge of the clock. This means data is transmitted at X Mbps only requires the clock bit rate to be X Mbps, hence doubling the bandwidth (as Fig 1 shows).   607d6292-2cbd-4b2a-b38a-12aa28dea35b.png Fig 1 Enable DDR mode The below steps illustrate how to make the i.MX RT1060 boot from the QSPI with working in DDR mode. Note: The board is MIMXRT1060, IDE is MCUXpresso IDE Open a hello_world as the template Modify the FDCB（Flash Device Configuration Block） a）Set the controllerMiscOption parameter to supports DDR read command. b) Set Serial Flash frequency to 60 MHz. c）Parase the DDR read command into command sequence. The following table shows a template command sequence of DDR Quad IO FAST READ instruction and it's almost matching with the FRQDTR (Fast Read Quad IO DTR) Sequence of IS25WP064 (as Fig 2 shows).   464e88df-c827-4e9a-aca7-f186f9deb08b.png 0c69c7bd-0c2d-4d26-ad63-79215066ef43.png Fig2 FRQDTR Sequence d）Adjust the dummy cycles. The dummy cycles should match with the specific serial clock frequency and the default dummy cycles of the FRQDTR sequence command is 6 (as the below table shows).   acb79a28-294b-4721-a400-8a1bab9929bd.png However, when the serial clock frequency is 60MHz, the dummy cycle should change to 4 (as the below table shows).   8b35efcb-ba9d-4f53-aa81-06623912b07e.png So it needs to configure [P6:P3] bits of the Read Register (as the below table shows) via adding the SET READ PARAMETERS command sequence(as Fig 3 shows) in FDCB manually. df0c1221-02cf-4dee-abd5-95da48e1fb58.png edbd5ad3-70fd-4d48-bf39-914e77e58e88.png Fig 3 SET READ PARAMETERS command sequence In further, in DDR mode, the SCLK cycle is double the serial root clock cycle. The operand value should be set as 2N, 2N-1 or 2*N+1 depending on how the dummy cycles defined in the device datasheet. In the end, we can get an adjusted FCDB like below. // Set Dummy Cycles #define FLASH_DUMMY_CYCLES 8 // Set Read register command sequence's Index in LUT table #define CMD_LUT_SEQ_IDX_SET_READ_PARAM 7 // Read,Read Status,Write Enable command sequences' Index in LUT table #define CMD_LUT_SEQ_IDX_READ 0 #define CMD_LUT_SEQ_IDX_READSTATUS 1 #define CMD_LUT_SEQ_IDX_WRITEENABLE 3 const flexspi_nor_config_t qspiflash_config = { .memConfig = { .tag = FLEXSPI_CFG_BLK_TAG, .version = FLEXSPI_CFG_BLK_VERSION, .readSampleClksrc=kFlexSPIReadSampleClk_LoopbackFromDqsPad, .csHoldTime = 3u, .csSetupTime = 3u, // Enable DDR mode .controllerMiscOption = kFlexSpiMiscOffset_DdrModeEnable | kFlexSpiMiscOffset_SafeConfigFreqEnable, .sflashPadType = kSerialFlash_4Pads, //.serialClkFreq = kFlexSpiSerialClk_100MHz, .serialClkFreq = kFlexSpiSerialClk_60MHz, .sflashA1Size = 8u * 1024u * 1024u, // Enable Flash register configuration .configCmdEnable = 1u, .configModeType[0] = kDeviceConfigCmdType_Generic, .configCmdSeqs[0] = { .seqNum = 1, .seqId = CMD_LUT_SEQ_IDX_SET_READ_PARAM, .reserved = 0, }, .lookupTable = { // Read LUTs [4*CMD_LUT_SEQ_IDX_READ] = FLEXSPI_LUT_SEQ(CMD_SDR, FLEXSPI_1PAD, 0xED, RADDR_DDR, FLEXSPI_4PAD, 0x18), // The MODE8_DDR subsequence costs 2 cycles that is part of the whole dummy cycles [4*CMD_LUT_SEQ_IDX_READ + 1] = FLEXSPI_LUT_SEQ(MODE8_DDR, FLEXSPI_4PAD, 0x00, DUMMY_DDR, FLEXSPI_4PAD, FLASH_DUMMY_CYCLES-2), [4*CMD_LUT_SEQ_IDX_READ + 2] = FLEXSPI_LUT_SEQ(READ_DDR, FLEXSPI_4PAD, 0x04, STOP, FLEXSPI_1PAD, 0x00), // READ STATUS REGISTER [4*CMD_LUT_SEQ_IDX_READSTATUS] = FLEXSPI_LUT_SEQ(CMD_SDR, FLEXSPI_1PAD, 0x05, READ_SDR, FLEXSPI_1PAD, 0x01), [4*CMD_LUT_SEQ_IDX_READSTATUS + 1] = FLEXSPI_LUT_SEQ(STOP, FLEXSPI_1PAD, 0x00, 0, 0, 0), // WRTIE ENABLE [4*CMD_LUT_SEQ_IDX_WRITEENABLE] = FLEXSPI_LUT_SEQ(CMD_SDR,FLEXSPI_1PAD, 0x06, STOP, FLEXSPI_1PAD, 0x00), // Set Read register [4*CMD_LUT_SEQ_IDX_SET_READ_PARAM] = FLEXSPI_LUT_SEQ(CMD_SDR,FLEXSPI_1PAD, 0x63, WRITE_SDR, FLEXSPI_1PAD, 0x01), [4*CMD_LUT_SEQ_IDX_SET_READ_PARAM + 1] = FLEXSPI_LUT_SEQ(STOP,FLEXSPI_1PAD, 0x00, 0, 0, 0), }, }, .pageSize = 256u, .sectorSize = 4u * 1024u, .blockSize = 64u * 1024u, .isUniformBlockSize = false, }; Is DDR mode real better? According to the RT1060's datasheet, the below table illustrates the maximum frequency of FlexSPI operation, as the MIMXRT1060's onboard QSPI flash is IS25WP064AJBLE, it doesn't contain the MQS pin, it means set MCR0.RXCLKsrc=1 (Internal dummy read strobe and loopbacked from DQS) is the most optimized option. operation mode RXCLKsrc=0 RXCLKsrc=1 RXCLKsrc=3 SDR 60 MHz 133 MHz 166 MHz DDR 30 MHz 66 MHz 166 MHz In another word, QSPI can run up to 133 MHz in SDR mode versus 66 MHz in DDR mode. From the perspective of throughput capacity, they're almost the same. It seems like DDR mode is not a better option for IS25WP064AJBLE and the following experiment will validate the assumption. Experiment mbedtls_benchmark I use the mbedtls_benchmark as the first testing demo and I run the demo under the below conditions: 100MH, SDR mode; 133MHz, SDR mode; 66MHz, DDR mode; According to the corresponding printout information (as below shows), I make a table for comparison and I mark the worst performance of implementation items among the above three conditions, just as Fig 4 shows. SDR Mode run at 100 MHz. FlexSPI clock source is 3, FlexSPI Div is 6, PllPfd2Clk is 720000000 mbedTLS version 2.16.6 fsys=600000000 Using following implementations: SHA: DCP HW accelerated AES: DCP HW accelerated AES GCM: Software implementation DES: Software implementation Asymmetric cryptography: Software implementation MD5 : 18139.63 KB/s, 27.10 cycles/byte SHA-1 : 44495.64 KB/s, 12.52 cycles/byte SHA-256 : 47766.54 KB/s, 11.61 cycles/byte SHA-512 : 2190.11 KB/s, 267.88 cycles/byte 3DES : 1263.01 KB/s, 462.49 cycles/byte DES : 2962.18 KB/s, 196.33 cycles/byte AES-CBC-128 : 52883.94 KB/s, 10.45 cycles/byte AES-GCM-128 : 1755.38 KB/s, 329.33 cycles/byte AES-CCM-128 : 2081.99 KB/s, 279.72 cycles/byte CTR_DRBG (NOPR) : 5897.16 KB/s, 98.15 cycles/byte CTR_DRBG (PR) : 4489.58 KB/s, 129.72 cycles/byte HMAC_DRBG SHA-1 (NOPR) : 1297.53 KB/s, 448.03 cycles/byte HMAC_DRBG SHA-1 (PR) : 1205.51 KB/s, 486.04 cycles/byte HMAC_DRBG SHA-256 (NOPR) : 1786.18 KB/s, 327.70 cycles/byte HMAC_DRBG SHA-256 (PR) : 1779.52 KB/s, 328.93 cycles/byte RSA-1024 : 202.33 public/s RSA-1024 : 7.00 private/s DHE-2048 : 0.40 handshake/s DH-2048 : 0.40 handshake/s ECDSA-secp256r1 : 9.00 sign/s ECDSA-secp256r1 : 4.67 verify/s ECDHE-secp256r1 : 5.00 handshake/s ECDH-secp256r1 : 9.33 handshake/s DDR Mode run at 66 MHz. FlexSPI clock source is 2, FlexSPI Div is 5, PllPfd2Clk is 396000000 mbedTLS version 2.16.6 fsys=600000000 Using following implementations: SHA: DCP HW accelerated AES: DCP HW accelerated AES GCM: Software implementation DES: Software implementation Asymmetric cryptography: Software implementation MD5 : 16047.13 KB/s, 27.12 cycles/byte SHA-1 : 44504.08 KB/s, 12.54 cycles/byte SHA-256 : 47742.88 KB/s, 11.62 cycles/byte SHA-512 : 2187.57 KB/s, 267.18 cycles/byte 3DES : 1262.66 KB/s, 462.59 cycles/byte DES : 2786.81 KB/s, 196.44 cycles/byte AES-CBC-128 : 52807.92 KB/s, 10.47 cycles/byte AES-GCM-128 : 1311.15 KB/s, 446.53 cycles/byte AES-CCM-128 : 2088.84 KB/s, 281.08 cycles/byte CTR_DRBG (NOPR) : 5966.92 KB/s, 97.55 cycles/byte CTR_DRBG (PR) : 4413.15 KB/s, 130.42 cycles/byte HMAC_DRBG SHA-1 (NOPR) : 1291.64 KB/s, 449.47 cycles/byte HMAC_DRBG SHA-1 (PR) : 1202.41 KB/s, 487.05 cycles/byte HMAC_DRBG SHA-256 (NOPR) : 1748.38 KB/s, 328.16 cycles/byte HMAC_DRBG SHA-256 (PR) : 1691.74 KB/s, 329.78 cycles/byte RSA-1024 : 201.67 public/s RSA-1024 : 7.00 private/s DHE-2048 : 0.40 handshake/s DH-2048 : 0.40 handshake/s ECDSA-secp256r1 : 8.67 sign/s ECDSA-secp256r1 : 4.67 verify/s ECDHE-secp256r1 : 4.67 handshake/s ECDH-secp256r1 : 9.00 handshake/s 2021-05-27_16-25-13.png Fig 4 Performance comparison We can find that most of the implementation items are achieve the worst performance when QSPI works in DDR mode with 66 MHz. Coremark demo The second demo is running the Coremark demo under the above three conditions and the result is illustrated below. SDR Mode run at 100 MHz. FlexSPI clock source is 3, FlexSPI Div is 6, PLL3 PFD0 is 720000000 2K performance run parameters for coremark. CoreMark Size : 666 Total ticks : 391889200 Total time (secs): 16.328717 Iterations/Sec : 2449.671999 Iterations : 40000 Compiler version : MCUXpresso IDE v11.3.1 Compiler flags : Optimization most (-O3) Memory location : STACK seedcrc : 0xe9f5 [0]crclist : 0xe714 [0]crcmatrix : 0x1fd7 [0]crcstate : 0x8e3a [0]crcfinal : 0x25b5 Correct operation validated. See readme.txt for run and reporting rules. CoreMark 1.0 : 2449.671999 / MCUXpresso IDE v11.3.1 Optimization most (-O3) / STACK SDR Mode run at 133 MHz. FlexSPI clock source is 3, FlexSPI Div is 4, PLL3 PFD0 is 664615368 2K performance run parameters for coremark. CoreMark Size : 666 Total ticks : 391888682 Total time (secs): 16.328695 Iterations/Sec : 2449.675237 Iterations : 40000 Compiler version : MCUXpresso IDE v11.3.1 Compiler flags : Optimization most (-O3) Memory location : STACK seedcrc : 0xe9f5 [0]crclist : 0xe714 [0]crcmatrix : 0x1fd7 [0]crcstate : 0x8e3a [0]crcfinal : 0x25b5 Correct operation validated. See readme.txt for run and reporting rules. CoreMark 1.0 : 2449.675237 / MCUXpresso IDE v11.3.1 Optimization most (-O3) / STACK DDR Mode run at 66 MHz. FlexSPI clock source is 2, FlexSPI Div is 5, PLL3 PFD0 is 396000000 2K performance run parameters for coremark. CoreMark Size : 666 Total ticks : 391890772 Total time (secs): 16.328782 Iterations/Sec : 2449.662173 Iterations : 40000 Compiler version : MCUXpresso IDE v11.3.1 Compiler flags : Optimization most (-O3) Memory location : STACK seedcrc : 0xe9f5 [0]crclist : 0xe714 [0]crcmatrix : 0x1fd7 [0]crcstate : 0x8e3a [0]crcfinal : 0x25b5 Correct operation validated. See readme.txt for run and reporting rules. CoreMark 1.0 : 2449.662173 / MCUXpresso IDE v11.3.1 Optimization most (-O3) / STACK After comparing the CoreMark scores, it gets the lowest CoreMark score when QSPI works in DDR mode with 66 MHz. However, they're actually pretty close. Through the above two testings, we can get the DDR mode maybe not a better option, at least for the i.MX RT10xx series MCU. i.MXRT 102x i.MXRT 105x i.MXRT 106x

Importing a Wrapped Key Blob into ELS Using NXP_DIE_KEK_SK on RW612 Introduction When provisioning secrets into an RW612 device, one common requirement is to securely load cryptographic keys without ever exposing the plaintext key material to application software. The EdgeLock Secure Subsystem (ELS) provides a secure mechanism for accomplishing this by allowing a wrapped key blob to be imported directly into an ELS key slot. The wrapping key is derived from device-unique root material inside the secure enclave. This article demonstrates how to: Derive the die-specific NXP_DIE_KEK_SK Import and unwrap the blob using ELS Store the resulting key in an ELS keyslot Remove temporary key material after provisioning The imported key never exists in plaintext in application memory, significantly reducing the attack surface compared to software-based key management. Understanding the Key Hierarchy Before looking at the implementation, it is useful to understand the different keys involved. NXP_DIE_MK_SK(NXP_DIE_INT_MK_SK) This is the 256-bit die master key derived from UDF and PUF using the KEYPROV operation. Characteristics: Die unique Not exportable Used as a root-of-trust Occupies key slot 0 on RW612 The key is loaded via dedicated secret key bus from PUF into ELS and XOR with a UDF derived key using KEYPROV, where it is used as a main key for further derivation of all remaining keys used by ROM. Applications never directly access the key material. NXP_DIE_KEK_SK This 256-bit key is derived from the master key using CKDF. It used for the wrapping of RFC3394 blobs stored in the OTP fuse region. Purpose: Acts as a Key Encryption Key (KEK) Used only for wrapping or unwrapping other keys Can be generated dynamically when needed In this example the KEK is stored temporarily in key slot 5. Imported Key The final key imported from the wrapped blob depends on how the blob was originally generated using the HSM provisioning flow (for example, via HSM_STORE_KEY and later loaded with loadkeyblob ). The imported key may represent a customer-defined security asset such as: Customer master key ( CUST_CKDFK_FLAG ) HKDF master key ( CUST_HKDFK_FLAG ) HMAC key ( CUST_HMACK_FLAG ) CMAC key ( CUST_CMACK_FLAG ) AES key ( CUST_AESK_FLAG ) Key unwrap-only key ( CUST_KUOK_FLAG ) Regardless of the key type, the import process remains the same. The key material is never exposed to application software during this process. Once imported, the key can be used directly by ELS for the cryptographic operations associated with its intended purpose, while remaining protected within the secure subsystem. Prerequisites FRDM-RW612 Key blob wrapped using RFC3394 format using HSM_STORE_KEY Key blob programmed to OTP fuses using LoadKeyBlob command. Required Headers: #include "mcux_els.h" #include "mcuxClEls.h" #include "mcux_pkc.h" #include "fsl_romapi_otp.h" Step 1 – Derive NXP_DIE_KEK_SK The wrapped blob is protected using a Key Encryption Key (KEK). On RW612, the KEK can be derived from the device master key ( NXP_DIE_MK_SK ) using the official recipe constants. The derivation operation uses  masterKeyIdx = 0;  which corresponds to NXP_DIE_MK_SK  and produces a new key in the target slot. Example: static const uint8_t derivation_data[12] = { 0x94, 0xbe, 0x03, 0xac, 0x8b, 0x59, 0x32, 0x45, 0x11, 0x7f, 0xf8, 0x3f }; mcuxClEls_Ckdf_Sp800108_Async( masterKeyIdx, target_slot, targetKeyProperties, derivation_data);   Wait for completion: mcuxClEls_WaitForOperation(MCUXCLELS_ERROR_FLAGS_CLEAR);   Verify that the derived key slot becomes active before proceeding. Step 2 – Retrieve the Wrapped Blob The example reads the blob directly from OTP memory. otp_fuse_read(starting_fuse_index + i, &fuse_word); Each fuse word contains four bytes.   These words are assembled into a contiguous buffer: blob_data[i * 4 + 0] = (fuse_word >> 0) & 0xFF; blob_data[i * 4 + 1] = (fuse_word >> 8) & 0xFF; blob_data[i * 4 + 2] = (fuse_word >> 16) & 0xFF; blob_data[i * 4 + 3] = (fuse_word >> 24) & 0xFF; The resulting buffer contains the RFC3394 wrapped key. Step 3 – Import and Unwrap the Blob Once the KEK exists and the blob has been retrieved, the import operation can begin. Configure ELS for RFC3394 import: mcuxClEls_KeyImportOption_t options; options.word.value = 0; options.bits.kfmt = MCUXCLELS_KEYIMPORT_KFMT_RFC3394; Perform the import: mcuxClEls_KeyImport_Async( options, blob_data, blob_length, kek_slot, target_slot); Parameters: Parameter Purpose blob_data Wrapped key blob blob_length Blob size kek_slot Slot containing NXP_DIE_KEK_SK target_slot Destination keyslot Wait for completion: mcuxClEls_WaitForOperation(MCUXCLELS_ERROR_FLAGS_CLEAR); If successful, ELS unwraps the blob internally and places the resulting key into the destination key slot. No plaintext key material is exposed to software. Step 4 – Clean Up Temporary KEK After the blob has been imported, delete the temporary KEK: mcuxClEls_KeyDelete_Async(kek_slot); mcuxClEls_WaitForOperation(MCUXCLELS_ERROR_FLAGS_CLEAR); This leaves only the imported key resident inside ELS. Next Steps At this point, the wrapped key blob has been successfully imported into the target ELS key slot, and the temporary NXP_DIE_KEK_SK has been removed. The imported key is now available for use by ELS-protected cryptographic operations without exposing the underlying key material to application software. The next step is to validate the imported key by performing the operation it was provisioned for. Depending on the key type, this may include: AES encryption or decryption operations HMAC generation or verification CMAC generation or verification HKDF-based key derivation Importing or unwrapping additional key material Secure firmware or data encryption workflows A successful cryptographic operation confirms that: The blob was read correctly from storage. The NXP_DIE_KEK_SK derivation completed successfully. The RFC3394 unwrap operation succeeded. The key was installed into the intended ELS keyslot with the expected properties. For production deployments, this import mechanism provides a secure method for provisioning customer keys generated with the HSM tooling while ensuring that plaintext key material never leaves the ELS security boundary.

RT1064 I2C 通信异常，频率为 400kHz RT1064 设备的 I2C2 接口连接到模块 A。在 400kHz 频率下出现通信异常，但在 100kHz 频率下工作正常。 1. 将同一系列中不同型号的模块 B 以 400kHz 的频率连接没有问题。 2. 从波形上看，这相当于主机时钟在连接到模块 A 后被拉伸然后恢复时发生的异常情况。 PS：将该设备的 I2C 驱动程序移植到另一台 1064 设备上，测试模块 A，在 400k 功耗下未发现问题。 原因可能是什么？ 图 1 模块 A 逻辑分析仪在 400kHz 下的异常波形 foreverwlh2025_0-1782181859478.png 图 2：模块 A 在 100kHz 下的逻辑分析仪波形 foreverwlh2025_1-1782181977222.png 图3：模块B在400kHz时的波形 foreverwlh2025_2-1782182029028.png i.MX RT106x Re: RT1064 I2C communication abnormality at 400kHz 你好@foreverwlh2025 ， 感谢您的进一步说明——这是一个非常重要的发现。   根据您的观察，该问题似乎更有可能是由于两级 ADUM1251 隔离链路导致的 400 kHz I2C 时序裕量不足，而不是模块 A 本身的异常。 即使上升时间在规格范围内，在 RT1064 上，我们仍然建议检查 LPI2C 主侧 400 kHz 配置，特别是 MCFGR2[FILTSCL/FILTSDA] 和 MCCR0/MCCR1，因为 RT1064 上的主同步延迟不仅受上升时间的影响，还受数字滤波器和定时参数设置的影响。 我们建议您阅读项目中实际使用的配置，并将其与 RT1064 参考手册第 47 章中的表 47-5“LPI2C 示例时序配置”进行比较。 请特别检查以下设置是否与您所选时钟条件的示例值相符： I2C模块时钟源 目标波特率：400Kbps 预分频 FILTSCL/FILTSDA SETHOLD CLKLO CLKHI DATAVD 希望对你有帮助 顺祝商祺！ 5月 Re: RT1064 I2C communication abnormality at 400kHz 补充信息：昨天在定位方面取得了一些进展： 我们的硬件扩容计划如下： 主板：RT1064--- ADUM1251 3.3V 至 5 V 子板：ADUM1251-模块A 5V转3.3V 经验证，在硬件链路的两层中添加 ADUM1251 后，模块 A 的通信出现异常。但移除 ADUM1251 后，通信在 400k 处恢复正常。造成这种情况的原因可能是什么？ PS：我们的硬件工程师认为 ADUM1251 只会增加通信延迟，不会产生其他影响。 Re: RT1064 I2C communication abnormality at 400kHz 你好，@mayliu1 我们的产品即将发布，我们已经调查这个问题好几天了。如果您能尽快回复，我们将不胜感激！ Re: RT1064 I2C communication abnormality at 400kHz HI 补充信息 1.我们的两位硬件工程师使用示波器检查了故障波形，上升时间符合要求，在 100ns 以上。 2. 我将 I2C 初始化和读写功能驱动程序移植到另一种 RT1064 设备，并测试了模块 A，没有发现任何问题。 下图显示了另一个设备模块 A 的测试逻辑分析仪的波形。 foreverwlh2025_0-1782194338022.png 怀疑： 1.如果时钟在拉伸后恢复异常，还有哪些其他原因可能导致这种情况？ 2. 是否有专门的功能来设置上次回复中提到的 MCFGR2 等设置？我没有看到在 I2C 初始化过程中需要设置任何接口。 ----如果上升时间满足要求，我们是否就不需要考虑这些寄存器设置了？ Re: RT1064 I2C communication abnormality at 400kHz 嗨@foreverwlh2025 ， 非常感谢您对我们产品的关注以及对我们社区的使用。 我认为这很可能不是 A 模块的问题，而是该特定 RT1064 LPI2C2 总线上的 400 kHz 时序裕量问题。 在 RT1064 上，LPI2C 时序受总线上升时间、总线负载、上拉电阻和毛刺滤波器延迟的影响。 RT1064RM 参考手册指出，上升时间越大，同步延迟就越高。（参见第 47.3.1.4 章）时序参数） 主故障滤波器 MCFGR2[FILTSCL/FILTSDA] 必须设置，使其延迟保持在最小 SCL 低/高周期以下，RT1064 在 MCCR0/MCCR1 中提供了 400 kbps 定时设置的示例。请查看表 47-5。LPI2C 示例时序配置 mayliu1_0-1782186916949.png 因此，如果模块 A 使总线边沿稍微变慢或改变有效负载，则总线可能在 400 kHz 时发生故障，但在 100 kHz 时仍然可以工作。 希望对你有帮助 顺祝商祺！ 5月 Re: RT1064 I2C communication abnormality at 400kHz RT1064 参考手册中没有列出 400 kbps 的 10 MHz LPI2C 功能时钟。 虽然可以使用此时钟生成 400 kbps 波特率，但应根据 I2C 规范仔细验证自动生成的定时参数，特别是 tLOW、tHIGH、建立/保持定时和数据有效定时。 为降低设计风险，建议使用经过验证的时钟源，例如 48 MHz，如参考手册所示。 Re: RT1064 I2C communication abnormality at 400kHz 以下是打印配置。可能需要调整哪个参数？ PS：显然是由于自动接口分配造成的 foreverwlh2025_0-1782704741259.png Re: RT1064 I2C communication abnormality at 400kHz 你好@foreverwlh2025 ， 您可以尝试直接设置寄存器。 例如，当使用 60 MHz I2C 时钟时，可以采用以下配置。 mayliu1_1-1782813580334.png 希望对你有帮助 顺祝商祺！ 5月 Re: RT1064 I2C communication abnormality at 400kHz 当前的 I2C 时钟是基于 SDK2_13_0-EVK-MIMXRT1064 板 \ boards \ evkmimxrt1064 \ river_deamples \ lpi2c 目录中的示例配置进行配置的。 #define LPI2C_CLOCK_SELECT (0U) #define LPI2C_CLOCK_DIVIDER (5U) CLOCK_SetMux(kCLOCK_Lpi2cMux, LPI2C_CLOCK_SELECT); CLOCK_SetDiv(kCLOCK_Lpi2cDiv, LPI2C_CLOCK_DIVIDER); 我该如何修改才能获得精确的 8MHz 或 48MHz 频率？（时钟树似乎看不见） Re: RT1064 I2C communication abnormality at 400kHz 我尝试将频率修改为 60MHz 和 8MHz，但仍然无效。下图中的红色方框显示的是修改后打印的值，这些值与手册中的值不同。 foreverwlh2025_0-1782813239395.png Re: RT1064 I2C communication abnormality at 400kHz 你好@foreverwlh2025 ， 配置 I2C 时钟有多种方法。 建议您尝试 8 MHz 和 60 MHz，因为这两个时钟设置相对容易实现。 我正在使用 SDK 演示版： "evkmimxrt1064_lpi2c_edma_b2b_transfer_master" 方法一：将 LPI2C 时钟源配置为 60 MHz 只需将时钟分频器设置为 0 即可。 mayliu1_3-1782806044116.png 方法二：将 LPI2C 时钟源配置为 8 MHz 使用 MCUXpresso IDE 时钟工具并按如下所示进行配置。选择 OSC_CLK 作为时钟源，并将分频器设置为 3，这将为 LPI2C (I2C) 模块生成 8 MHz 时钟。 mayliu1_0-1782804733641.png mayliu1_4-1782806209573.png 希望对你有帮助 顺祝商祺！ 5月 Re: RT1064 I2C communication abnormality at 400kHz 如图所示，我尝试修改寄存器设置以匹配参数，但在 60MHz 下性能没有提升；即使是性能良好的模块在 8MHz 下也无法正常工作。 foreverwlh2025_0-1782882582056.png Re: RT1064 I2C communication abnormality at 400kHz 原因已查明，出现问题的模块将在 400k 时出现时钟拉伸现象。 但是我们使用的隔离器芯片不支持 SCL 双向。更换隔离芯片后， 测试结果正常；此订单可以结案。

i.mx6 HabV4 启动失败：在生产板上成功加载 USB 后出现 “j4 错误” **目标：** 我们的目标是使用 `imx_usb` 加载程序绕过 eMMC 将我们的主板直接启动到 RAM 中。这是我们进行故障分析的关键一步。我们已经物理断开了生产板上的 eMMC 连接，以确保我们只测试 USB 启动路径。 **Board States:** 1. **开发板：** 熔丝未熔断。SoC 报告说它处于**开发模式**。 2。**制作板：** 熔丝已熔断，可安全启动。系统芯片报告已进入**生产模式**。 **结果摘要：*** 在使用 `imx_usb` 工具时，我们观察到两种不同的结果。 **1.成功：开发板** 在我们的开发板 上，有一个未签名的 `u-boot.imx`加载并完美执行。日志确认二进制文件已加载并且 SoC 跳转到入口点。 * 命令：** `sudo ./imx_usbu-boot.imx` ** 主要日志输出（`development.txt`）：** ``` HAB 安全状态：开发模式 (0x56787856)... 加载二进制文件 (u-boot.imx)到 877ff400，skip=0，fsize=5faa4 type=aa 成功（状态 0x88888888）跳转到 0x877ff400 ```*（结果：主板启动到 U-Boot 提示符）* **2.故障：制作板** 在我们的制作板 上，我们使用**签名的 `u-boot.imx``**由我们的制造团队提供，使用相同的密钥签名，其哈希值在 SoC 中融合。`imx_usb`工具报告说 DCD 和二进制文件已成功加载。但是，最后的跳转命令失败了。 * 命令：** `sudo ./imx_usbu-boot-signed.imx` ** 关键日志输出（`production.txt`）：** ``` HAB 安全状态：生产模式 (0x12343412)... 正在加载二进制文件 (u-boot.imx)到 877ff400，skip=0，fsize=5faa4 type=aa 成功（状态 0x88888888）在 err=0 中 跳到 0x8 77ff400 j4，last_trans=64 33 18 c0 00 ```*（结果：板无法启动。 无控制台输出）* **分析和关键问题：*** 关键区别在于 "跳转到 0x877ff400 "命令的结果。在生产板上，在映像成功传输到RAM之后，该过程在此时刻失败。这强烈表明 SoC 的启动 ROM 在*执行之前，正在对 RAM 中的映像执行**HABv4 签名验证**，但该验证失败了。 j4 err` 不是标准 USB 错误；它似乎是与跳转命令有关的 `imx_usb` 工具的内部状态代码。核心问题是跳跃不成功。 1。**HAB 身份验证失败：** “j4 错误”（或随后的无法启动）是否表示 HAB 身份验证失败？启动 ROM 成功接受了该映像，但似乎拒绝运行该映像。 2。**USB 启动的映像签名：** 对打算通过 USB 串行下载协议加载的 U-Boot 映像进行签名是否有特定的要求或格式？我们正在使用签名的 eMMC 启动镜像。预期的 IVT（图像矢量表）结构或其他元数据是否存在差异，导致 HAB 在以 `0x877ff400` 加载图像时拒绝图像？ 3.**加载地址：** 图像正在加载到 `0x877ff400`。这是安全 i.MX6 上 USB 加载映像的正确地址吗？启动 ROM 是否期望映像在 RAM 中的不同位置进行身份验证？ Re: i.MX6 HABv4 Boot Failure: `j4 err` After Successful USB Load on Production Board 你好 您的签名映像是为eMMC启动而构建的吗？ 错误显示加载到 RAM 的步骤已成功，但由于一个 HAB 验证失败。 Re: i.MX6 HABv4 Boot Failure: `j4 err` After Successful USB Load on Production Board 使用 imx_usb_loader（串行下载协议），我们成功地从 RAM 完全启动 U-Boot 和 Linux。从那次 U-Boot 实时会话中，我们将以下镜像写入了 eMMC： # U-Boot IVT 强制位于 1 KiB 硬件偏移处 mmc dev 1 0 mmc 写入 0x82000000 0x2 0x400 # 将镜像适配到活动分区之外的原始扇区 mmc 写入 0x80800000 0x66000 0x3000 # 启动环境 setenv bootargs "console=ttymxc0,115200 root=/dev/mmcblk1p2 rootwait rw" setenv loadfit "mmc dev 1 0; mmc read 0x80800000 0x66000 0x3000" setenv bootcmd "run loadfit; bootz 0x808000e8 - 0x80da4bc0" saveenv 从 U-Boot 提示符手动执行 run boot 命令可以正常工作——Linux 可以启动并挂载 /dev/mmcblk1p2，没有任何问题。邮件中附有工作日志。 故障状态： 在任何冷启动或硬件复位时，即使 USB OTG 电缆物理断开，电路板也不会产生任何 UART 输出，并且会静默地重新进入 USB 串行下载模式。ROM 似乎从未到达 eMMC。 Re: i.MX6 HABv4 Boot Failure: `j4 err` After Successful USB Load on Production Board 大家好，请问这个工单目前状态如何？如何才能推进进度？是否需要进行面对面（现场）会议？ Re: i.MX6 HABv4 Boot Failure: `j4 err` After Successful USB Load on Production Board 你好 是的，镜像已签名，可用于emmc启动。在内存中运行完美，但无法刷入 eMMC。

RDBESSK358BMU 以太网配置 我目前正在开发恩智浦的 RDBESSK358BMU，该主板有 S32K358 和 GMAC 连接到 Marvell Alaska 88e1510 收发器，还有一个以太网千兆端口（附有硬件方案）。 我想知道，在这种配置下，我是否可以使用带有 lwip_baremetal 示例的 tcpip 协议栈。 使用 Gmac_Loopback 的示例起作用了，但是 lwip_baremetal_example 在 Gmac_initDMA 上失败了，就像我在其他文章中看到的那样，这是一个时钟参考问题，但我正在使用的主板上有外部时钟，所以我不明白如何使这个示例适应我的硬件。有人能提供帮助吗？谢谢！ Screenshot 2026-04-22 103818.png   Re: RDBESSK358BMU Ethernet configuration 你好@gferretts、 是的，我就是这么发现的。你更快 您可以从 RTD 5.0.0 复制缺失的定义： #define DCM_GPR_DCMRWF1_MAC_TX_RMII_CLK_LPBCK_EN_MASK (0x80000000U) #define DCM_GPR_DCMRWF1_MAC_TX_RMII_CLK_LPBCK_EN_SHIFT (31U) #defineDCM_GPR_DCMRWF1_MAC_TX_RMII_CLK_LPBCK_EN_WIDTH (1U) #define DCM_GPR_DCMRWF1_MAC_TX_RMII_CLK_LPBCK_EN(x) (((uint32_t)(((uint32_t)(x)))) << dcm_gpr_dcmrwf1_mac_tx_rmii_clk_lpbck_en_shift)) & dcm_gpr_dcmrwf1_mac_tx_rmii_clk_lpbck_en_mask) ......只是注意到 RTD 的解决方法使用了 |= 关于 Eth_T_InitPhys()--是的，这也是正确的模式--这个例程值得深入检查。 顺祝商祺！ 帕维尔 Re: RDBESSK358BMU Ethernet configuration 非常感谢@PavelL！我注意到 GMAC 速度仍为 100 米，因此将其设置为 1G，以匹配 125MHz 时钟，现在它可以在端口 7 上正常 ping 和 TCP echo！ 我还注释了"Eth_T_InitPhys();" ，因为我的 PHY 不在 PHY 列表中，它是通过频带配置的。 Screenshot 2026-04-24 121606.png   Screenshot 2026-04-24 121640.png   Re: RDBESSK358BMU Ethernet configuration 你好@PavelL，感谢您的回复。我在使用 lwip 时仍然遇到问题，我也有 s32k3x8evb-q289 但我没有 TJA 子板所以我需要在 S32K358BMU 上测试以太网。 我使用的是"TCPIP STACK 1.0.3 版 RTD3.0.0D2306", 我附上我的 .mex我尝试复制你显示的内容（时钟配置、GMAC 外设和引脚排列）的配置文件和 " 设备.c "用引脚上的 ETH_RESET。 因为我的 RTD 没有环回定义，所以我也尝试手动复制您的 RTD 回转： void device_init(void) { uint16 pitPeriod； /* 为 DCM 模块中的 EMAC 设置 RMII 配置 */ //ip_dcm_gpr->dcmrwf1 = (ip_dcm_gpr->dcmrwf1& ~dcm_gpr_dcmrwf1_emac_conf_sel_mask) | dcm_gpr_dcmrwf1_emac_conf_sel(1u)； /* 手动 RTD 转换 */ IP_DCM_GPR->DCMRWF1 = 0x80000040； IP_DCM_GPR->DCMRWF3 = 0x2000； ....}   在这种配置下，示例能够在不超时的情况下实现 Gmac_Ip_InitDMA，并到达主环路，但从我的电脑上 ping 192.168.0.200 结果却是无法连接主机和 ping 超时。 我用示波器验证了 RXC 的存在（当 Phy 协商 100Mbps 时为 25MHz 或 1Gbps 时为 125MHz），因此有一些流量来自 ETH 端口。同时在 TXC 上我现在也能看见 125MHz 但是 TXD0,1 从未被触发。 我希望你们能找到问题所在。   Re: RDBESSK358BMU Ethernet configuration 你好@gferretts、 对于延迟回复，我深表歉意。 遗憾的是，我没有 RD-BESSK358BMU，因此无法为您改编 lwip 示例。总之，我为 S32K358EVB-Q289 和 RGMII 100Mbps 修改了 lwip 示例，没有出现任何问题。让我分享一下我在采用过程中使用的基本步骤（请注意，某些细节可能与 S32K3 RTD / TCPIP 版本有关）： 配置工具 - 引脚 采用引脚来适应板的接线 将回转速率设置为最快设置（如适用 应为 RGMII 输出 TX_CLK 配置工具 - 时钟 GMAC 时钟应该是这样的（注意 GMAC 1Gbps：25MHz -> 125MHz；50MHz -> 250MHz）。 PavelL_0-1777015189023.png 配置工具 - GMAC 驱动程序 ETH_MAC_LAYE_TYPE_XGMII, REDUCED, 设置正确的速度 ETH_MAC_LAYER_SPEED_xxx 源代码-设备.c 在 device_init() 的第一行添加 RTD 解决方法 /* 设置 DCM 模块中 GMAC0 的 RGMII 模式配置 */ IP_DCM_GPR->DCMRWF1 |= DCM_GPR_DCMRWF1_MAC_CONF_SEL(0x01) | DCM_GPR_DCMRWF1_MAC_TX_RMII_CLK_LPBCK_EN_MASK； /* 设置 RGMII RX_CLK 直接从 DCM 模块中 GMAC 的 RX_CLK 引脚到达 */ IP_DCM_GPR->DCMRWF3 |= DCM_GPR_DCMRWF3_MAC_RX_CLK_MUX_BYPASS(0x01)； 源代码 - test.c 或者，注释掉在一段时间后关闭 TCP/IP 协议栈的部分 这部分比较简单。 从原理图上看，您需要定义 GPIO PTC1 以向 PHY 提供有效的 RESET 脉冲信号，并等待一段时间再初始化 GMAC。PHY 通常在非托管模式下独立工作，只是通过引脚绑扎进行配置。有时，PHY 需要通过 SMI 进行管理。 您使用的是哪个版本的 S32K3 RTD 和哪个版本的 TCP/IP 协议栈？ 顺祝商祺！ 帕维尔

如何转换数字信号的电压？（日语博客） 0. 目录 0. 目录 1. 什么是电压电平转换器？ 2. 数字信号 2.1 各种数字信号 2.2 CMOS 和 TTL：使用简单的电压高电平和低电平表示逻辑电平信号 2.3 输入/输出电压规格：VOH/VOL 和 VIH/VIL 2.3.1 输出电压规格：VOH 和 VOL 2.3.2 输入电压规格：VIH 和 VIL 2.3.3VOH/VOL 与 VIH/VIL 之间的关系 3. 基本电压电平转换方法：单向信号转换 3.1 即使芯片的电源电压不同，也不需要进行转换的示例。 列：TTL 值 VIH(min) = 2.0V 和 VIL(max) = 0.8V 是如何确定的？ 3.2 需要转换的示例 3.2.1 利用开漏输出进行转换 3.2.2使用标准逻辑（通用逻辑）芯片进行转换 4. 需要自动方向切换的双向信号转换。 4.1 使用单个MOS晶体管的双向转换 4.2 使用专用设备的双向转换 4.2.1 I²C信号电压转换芯片 4.2.2 高速双向开漏信号电压转换芯片 4.2.3 双向推挽式信号电压转换器芯片 4.2.4I3C信号电压转换器芯片 4.2.5 基于缓冲区的转换 5. 总结 5.1 博客中介绍的方法/零件编号的比较 6. 参考资料 1. 什么是电压电平转换器？ 连接数字电路时，可以直接连接信号线…… 事实并非如此；如果“逻辑电平电压”不匹配，它可能无法工作、变得不稳定，或者在最坏的情况下，损坏芯片。 这时，电压电平转换器（也称电压电平移位器）就派上用场了。 电压电平转换器是一种允许不同电源电压的数字电路之间交换信号的电路。 例如，在以下情况下需要用到它： 3.3V 微控制器 ↔ 5V 传感器连接 将 1.8V FPGA 连接到 3.3V 外围设备 スクリーンショット 2025-08-21 12.39.23.png 图 1：信号电压差异   本博客解释了数字电路中使用的各种逻辑电路类型（*TTL、*LVTTL、*CMOS）之间的电压电平差异，以及 VOH / VOL / VIH / VIL 在确定这些差异时的重要含义。此外，它还解释了在各种转换方法中如何选择合适的电压电平转换器。 此外，本博客将探讨电压电平转换器的具体示例，这些转换器可以自动检测和转换信号的方向。 NXP 还提供用于 SD 卡/SIM 卡的电压电平转换器和特定应用转换器，例如 GTL↔TTL 电平转换，但本博客将重点介绍面向通用或串行总线应用的产品。 *TTL（晶体管-晶体管逻辑） *LVTTL（低压晶体管-晶体管逻辑） *CMOS（互补金属氧化物半导体） *GTL（Gunning Transceiver Logic） 2. 数字信号   2.1 各种数字信号 所谓的“数字信号”是逻辑电平 1 和 0 的电信号表示。历史上，处理逻辑电平 1 和 0 有多种电路设计方法。这些方法包括用简单的电压高低来表示逻辑电平的方法，以及使用电压差来表示高低电平的方法。 TTL简单地用 5V/0V 表示高电平/低电平。进一步将 TTL 电压降低到 3.3V/0V，例如LVTTL ，这类系统的电压电平是根据双极型晶体管电路确定的。 类似地，ECL（电子分类）也使用双极型晶体管，但采用负电源来实现低幅度差分逻辑电平，从而获得更高的速度。GTL（全局晶体管叠层）则使用参考电压来传输高/低信号，以及低幅度单端信号等等。 此外，即使采用简单的高/低表示法，为降低功耗而开发的 4000 系列CMOS通用逻辑电路也允许使用 3V 至 18V 作为高电平。 https://en.wikipedia.org/wiki/Logic_family 本博客将解释如何处理 TTL (LVTTL) 和 CMOS 中的电压电平，它们使用简单的高电平和低电平来表示逻辑，以及上面提到的各种逻辑电平。 其他信号转换使用专用芯片，因此本文不予赘述。 此外，近年来半导体技术变得更小、更快、更节能，电源电压也随之降低。因此，用于桥接信号电压差的电压电平转换器变得尤为重要。 スクリーンショット 2025-08-21 12.42.23.png 图 2：信号波形 - 电压电平（高/低）表示逻辑电平。   2.2 CMOS 和 TTL：使用简单的电压高电平和低电平表示逻辑电平信号 在数字电路中，简单的基于电压的逻辑电平信号通常使用高电平（HIGH）和低电平（LOW），高电平通常使用电源电压，低电平通常使用0V。只要高低电平的电压值相同，即使电源电压不同，信号也能传输。 例如，TTL（LVTTL）将2.0V或更高的输入信号解读为高电平，0.8V或更低的输入信号解读为低电平。由于这种约定，即使电源电压不同，TTL信号的高/低电平也不会改变。 另一方面，CMOS电路以电源电压的一半作为高/低电平的定义依据。因此，当电源电压变化时，CMOS电路的高/低电平电平也会发生变化。 スクリーンショット 2025-08-21 12.52.04.png 图 3：输入信号电压规格   2.3 输入/输出电压规格：V OH /V OL 和 V IH /V IL 在数字电路中，高电平和低电平的输出电压以及用于判断输入信号是高电平还是低电平的电压都是有明确规定的。这些规定在每个芯片的规格书中都有明确说明，因此您需要查阅数据手册。 V OH ：高电平输出电压 VOL ： 低电平输出电压 V IH ：高电平输入电压 VIL ： 低电平 输入电压 2.3.1 输出电压规格：V OH 和 V OL 考虑输出时，必须考虑输出高/低信号所需的电流。电流会根据负载的变化而增大或减小。 在最大流出电流下，高输出时可保证的电压称为 VOH （最小值） ；在最大流入电流下，低输出时可保证的电压称为 VOL （最大值） 。 V OH (min) 是电路输出级中上方晶体管导通时的输出电压。该晶体管具有一个称为“导通电阻”的电阻。 当大电流流过晶体管时，会产生一个等于“晶体管电阻乘以流过电流”的电压。这会导致输出电压比电源电压低相应的数值，从而导致 VOH 值降低。因此， VOH (min)是指在达到预期最大输出电流时能够保证的最小电压。 スクリーンショット 2025-08-21 12.53.04.png 图 4：数字信号输出电路（推挽式）   スクリーンショット 2025-08-21 12.53.18.png 图 5：高输出电压随负载而变化。   VOL 则相反。当电路输出级中的低电平晶体管导通时，如果输入电流较大，由于晶体管导通电阻产生的电压，输出电压将高于 0V，如上所述。考虑到这一点， VOL (max) 是在预期输入电流最大时能够保证的最大电压。 スクリーンショット 2025-08-21 12.53.31.png 图 6：低输出电压也会根据负载而变化。   2.3.2 输入电压规格：V IH 和 V IL 输入端有两个电压电平，用于判断高电平和低电平： V IH （最小值）和V IL （最大值） 。如果电压高于 V IH （最小值），则判定为高电平；如果电压低于 V IL （最大值），则判定为低电平。 在CMOS输入中，电源电压的一半用作高电平和低电平的参考电压，但这并不直接用作V IH (min) 和V IL (max) 。这是因为不同芯片之间的差异会导致阈值波动。此外，为了减轻输出端缓慢上升沿信号噪声引起的毛刺，通常会在输入端引入迟滞。基于这些原因，V IH (min) 和V IL (max) 被定义为具有一定的电压差。 2.3.3 VOH / VOL 与 VIH / VIL 之间的关系 要实现正常的信号交换，输出和输入之间的关系必须满足以下等式。 高水平：V OH （分钟）> V IH （分钟） 低水平： VOL （最大值）< VIIL （最大值） 如果保持这种关系，输出电路就能正确地将高/低信号传输到下一个输入电路。此外，它们之间的电压差“V OH (min) - V IH (min)”和“V IL(max) - V OL (max)”就成为“ 噪声容限”，并作为保持高抗噪性的指导原则。 スクリーンショット 2025-08-21 12.55.13.png 图 7：V OH (min) / V OL (max) 和 V IH (min) / V IL (max) 3. 基本电压电平转换方法：单向信号转换   3.1 即使芯片的电源电压不同，也不需要进行转换的示例。 当“V OH (min) > V IH (min)”和“V OL (max) < V IL (max)”满足关系式时，通常不需要进行电压电平转换。例如，尽管TTL和LVTTL芯片使用的电源电压不同，但它们的输入和输出电压规格相同。 在 TTL (5V) 和 LVTTL (3.3V) 模式下， VOH (最小值) 为 2.4V， VOL (最大值) 为 0.4V。由于在两种情况下 VIH (最小值)/ VIL (最大值) 也均为 2.0V/0.8V，因此它们可以毫无问题地相互连接。 但是，如果输出电压高于输入芯片的电源电压，则需要格外小心。如果输出芯片使用 5V 电源，而输入芯片使用 3.3V 电源，则输入芯片必须支持“ 5V 耐受输入”。 5V 耐压输入是指即使将 5V 高电平信号连接到工作电压为 3.3V 的芯片的输入端，也能正常工作的输入端。虽然典型的芯片输入端都配备了静电放电 (ESD) 保护电路来防止静电损坏，但如果该 ESD 保护电路的配置如下图所示，5V 输入可能会导致电流从输入端反向流回 3.3V 电源，从而可能损坏芯片。5V 耐压输入的设计正是为了避免此类问题。耐压输入并非缺少 ESD 保护；它们内置了 ESD 保护电路，该电路能够处理高于电源电压的信号而不会造成任何问题。 如图 7 所示的 ESD 保护二极管，即使输入芯片断电，也可能导致问题。在独立控制每个芯片电源的系统中，即使输入芯片已关闭，输出信号也可能反馈到电源，导致输入芯片继续工作。 スクリーンショット 2025-08-21 12.57.16.png 图 7：ESD 保护二极管 - 非容错输入 列：对于 TTL 电路，如何确定 V IH (min) = 2.0V 和 V IL (max) = 0.8V？ CMOS的输入阈值基于电源电压的中点(VCC/2)，而TTL的V IH (min) /V IL (max) 为2.0V/0.8V，相对于电源电压(5V)而言，这个比例并不十分理想。这与TTL的输入级由双极型晶体管构成有关。 スクリーンショット 2026-06-20 6.45.38.png 标准 TTL 逻辑 IC 的内部电路示例：SN7400（2 输入 NAND）。 该信息包含在《1988 年最新通用逻辑器件规格表》（CQ 出版社）中。 典型的TTL门电路的输入级由一个多发射极输入晶体管和一个串联的相位分离晶体管组成。门电路开始响应的“开关阈值”由这两级中PN结的正向电压决定。由于单个硅PN结的正向电压约为0.6至0.7V，因此两级的总正向电压约为1.3至1.5V，这就是TTL门电路的有效开关阈值。 然而，约 1.4V 的值仅仅是一个“典型值”， 由于个体差异和温度变化，它会因批次和工况的不同而有所波动。 因此，数据手册中指定的 V IH (min) 和 V IL (max) 值被定义为保证值，在约 1.4V 的典型值上下留有足够的裕量，这意味着“如果电压降至此值，则可以可靠地判断为低电平 (V IL (max) = 0.8V)”，“如果电压升至此值，则可以可靠地判断为高电平 (V IH(min) = 2.0V)”。 此外，该值并非孤立地确定，而是根据 VOH 和 VOL 之间的关系设计而成，如第 2.3.3 节所述。在标准 TTL 电路中，由于输出级配置，高电平输出并非电源电压，而是略低的电压（比上述电路示例中的 130Ω 电阻、晶体管和二极管产生的电压低 2.4V）。当与 VOL(max)=0.4V 结合时， 高噪声容限：V OH （最小值）− V IH （最小值）= 2.4 − 2.0 = 0.4V 低侧噪声容限：V IL (max) − V OL (max) = 0.8 − 0.4 = 0.4V 如图所示，其设计旨在确保上下对称地提供 0.4V 的噪声容限。换句话说，TTL 的 2.0V/0.8V 数值相对于电源电压而言可能看起来“奇怪”，但实际上是合理的数值，其计算基于两个要求：双极型晶体管结电压的物理特性和噪声容限设计。 スクリーンショット 2026-06-20 8.20.24.png 此图显示的是一个 SN7420（4 输入 NAND），其中三个输入引脚设置为高电平，一个引脚接收 100kHz 三角波（通道 1）。 当高电平 (Vcc=5V) 时，空载 (ch2) 输出小于 4V。 本专栏介绍的电路是一个没有指定型号的标准 TTL 电路示例（例如 74 LS 00 或 74 HC 00，没有 LS/HC 前缀；有时在英语中被称为“vanilla TTL”），但 V IH /V IL 规格相同的原因（输入级的双极结特性）与其他 TTL 系列（例如 74LS）相同。   3.2 需要转换的示例   虽然 TTL 和 LVTTL 连接由于电压电平匹配而可行，但当连接电源电压不同的 CMOS 芯片，或将 CMOS 芯片连接到 TTL 芯片时，逻辑电平不匹配的情况时有发生。这是因为上述关系“V OH (min) > V IH (min)”和“V OL (max) < V IL (max)”不成立，或者电平差过小，导致噪声容限不足。 电压电平转换器可以解决这个问题。 スクリーンショット 2025-08-21 12.56.11.png 图 9：逻辑电平不匹配示例 (1)：高电平输入电压不足   スクリーンショット 2025-08-21 12.56.20.png 图 10：逻辑电平不匹配示例（2）：输入的低电压不足。     3.2.1 利用开漏输出进行转换 无需使用电压转换芯片，也有简便的方法可以调节电压。 如果信号方向从输出芯片到输入芯片是固定的且不会切换，那么这种方法需要将高电平输出设置为开漏输出，以匹配输入电压。开漏输出是指数字电路输出级的上部晶体管缺失，高电平电压是通过连接到输入芯片电源电压的上拉电阻获得的。 スクリーンショット 2025-08-21 12.58.18.png 图 11：数字信号输出电路（开漏）   明渠排水是一种简单且廉价的方法，但有几点需要注意。 首先，输出端必须能够实现开漏输出。许多微控制器的GPIO引脚可以通过配置提供这种类型的输出。 首先，输出端必须能够实现开漏输出。许多微控制器的GPIO引脚可以通过配置提供这种输出。如果输出固定为推挽输出且无法配置为开漏输出，则需要外部晶体管或类似器件将其转换为开漏输出。 此外，上拉电阻的选择也很重要。 为了获得高电压，需要使用上拉电阻，但如果电阻值太小，输出为低时流过的电流就会很大（类似于重负载），这将增加功耗，导致 电压 升高。 相反，如果该值过大，则会受到线路和引脚电容的影响，导致从低电平到高电平的上升时间变慢，从而降低通信速度。 3.2.2使用标准逻辑（通用逻辑）芯片进行转换 对于简单的电压电平转换，您也可以使用标准逻辑电路。例如， Nexperia 的 74AVCH4T245是一款通用 CMOS 逻辑芯片，可以执行 4 位双向电平转换。 该芯片可转换0.8V至3.6V的信号，并可通过DIR引脚切换信号方向。信号传输速度取决于转换电压，但可支持约100Mbps至380Mbps的速度。 スクリーンショット 2025-08-22 3.29.11.png 图 12：标准逻辑示例 - 74AVCH4T245 该芯片能够实现高速双向电压信号转换，但转换方向必须由外部信号控制。虽然在并行总线上可以通过读/写等信号实现这种控制，但在串行总线等通信系统中，由于通信方向会根据协议而切换，因此难以应用这种控制方式。 スクリーンショット 2025-08-22 3.29.26.png 图 13：标准逻辑示例。信号方向必须由外部指定。 4. 需要自动方向切换的双向信号转换。 迄今为止介绍的“开漏输出”和“使用标准逻辑芯片的电压转换方法”主要只能在一个方向上进行转换，或者需要通过外部信号来切换方向。 像I²C和I3C这样的通信方式，由于信号方向会动态变化，需要“双向电压电平转换”来自动检测并切换信号方向。外部控制这类信号的方向非常困难，而且使用上述缓冲芯片实现起来也很有挑战性。 此外，由于 I²C 是开漏信号，因此无法将标准的开漏逻辑缓冲器反向连接。图 14 展示了一个示例，其中开漏缓冲器反向连接。当缓冲器的两端均为高电平时，不会出现问题；但一旦其中一端变为低电平，缓冲器就会持续将另一端的输入拉低，并且无法恢复到高电平。 スクリーンショット 2025-08-22 3.29.39.png 图 14：典型的开漏缓冲器不能自动在双向通信之间切换。   4.1 使用单个MOS晶体管的双向转换   迄今为止，I²C信号到电压的转换一直采用简单的电路。我们将以MOS晶体管为例，介绍一种最简单的方法。 VLT_by_MOS.png 图 15：使用 MOS 晶体管进行转换的示例   图 15 取自 I²C 规范 2.1 版（2000 年），展示了一个使用两个 MOS 晶体管（TR1、TR2）分别转换 3.3V 和 5V 信号的示例。尽管由于后文所述的问题，这种仅使用晶体管的简单转换示例已从当前的 I²C 规范中移除，但此处仍将其保留以帮助理解其原理。 I²C信号线，分别称为SDA和SCL，均为开漏双向信号。上拉电阻分别连接到3.3V和5V端。 在这个电路中，当3.3V和5V信号均为高电平时，该晶体管的栅极(g)和源极(s)处于同一电位，因此源极(s)和漏极(d)截止，它们之间的连接断开。当3.3V信号在此状态下变为低电平时，3.3V侧的晶体管（位于s和d之间）导通， 5V侧的信号也变为低电平。 当3.3V侧变为高电平，5V侧变为低电平时，连接3.3V侧和5V侧的寄生二极管（体二极管）首先导通。二极管导通后，电源电压下降。因此，晶体管导通， 3.3V侧的信号也变为低电平。 虽然这种使用晶体管作为开关的简单机制可以实现电压电平转换，但它也存在一些问题。晶体管的差异会影响信号转换的阈值电压。此外，随着处理更低信号电压的需求日益增长，例如在1V左右的信号电压下，这种电路无法工作，因为它无法获得足够的栅源电压（Vgs）。 附录： 与图 15 相同的电路仍以应用笔记 AN10441“I²C 总线设计中的电平转换技术” 的形式公开提供，该笔记由 Nexperia 公司发布。Nexperia 是一家由恩智浦半导体 (NXP) 分拆出半导体分立/逻辑产品业务后成立的公司。该应用笔记最初于 2007 年（版本 01）发布，与 I²C 规范分开，并于 2020 年以 Nexperia 品牌进行了修订（版本 2）。 4.2 使用专用设备的双向转换   通过使用 专用电压电平转换器 IC ， 可以轻松实现 I²C 和 I3C 等双向通信总线的电压电平转换。 4.2.1 I²C信号电压转换芯片 PCA9306和NVT20xx系列（ NVT2001/02 、 NVT2003/06 、 NVT2008/10 ）是专为双向信号转换而设计的电压电平转换器。这些芯片可以同时处理多条信号线（多位信号线）。虽然它们被指定为 I²C 信号电压转换芯片，但如果信号规格匹配，它们也可以用于其他用途（例如 SPI 和其他推挽信号） 。 PCA9306 和 NVT20xx 系列具有相同的内部结构，只有当要转换的电压差为 1V 或更大时，才需要将上拉电阻连接到较高的电压侧。 图 16 显示了其内部结构以及与外部芯片的连接（摘自应用笔记AN11127的图 2：“双向电压电平转换器 NVT20xx 和 PCA9306” ）。该芯片包含信号线（比特）数 + 1 个 MOS 晶体管。每个晶体管的源极和漏极可以互换。 信号传输路径中的晶体管称为传输晶体管，其余的晶体管称为参考晶体管。 スクリーンショット 2025-08-22 15.56.50.png 图 16：NVT20xx (PCA9306) - 芯片工作原理示意图。   观察电路图，参考晶体管的栅极和漏极短接，并通过一个200kΩ的电阻连接到高压电源。参考晶体管的源极连接到低压电源。在这种连接方式下，参考晶体管相当于一个二极管，其栅极电压比低压电源高一个二极管电压。 剩余的传输晶体管的漏极连接到高压信号线和一个1kΩ的上拉电阻，其源极连接到低压信号线，其栅极连接到参考晶体管的栅极。当传输晶体管的高电平和低电平信号均为高电平时，高压侧的电压由1kΩ电阻上拉至高电平。 一个传输晶体管构成一个称为“源极跟随器”的电路。低压侧（源极）的电压比施加在栅极上的电压低，低的电压值等于晶体管导通所需的Vgs值。换句话说，源极的电压与低压电源的电压相同。此时晶体管处于半导通状态（工作在线性区），既非完全导通也非完全截止。 在这种状态下，当高电平或低电平信号变为低电平时，栅极和信号端之间的电压差会使晶体管导通（工作在完全导通的饱和区），另一个端也变为低电平。 该系列芯片可处理的信号速率受上拉电阻和信号线电容的影响。数据手册显示，PCA9306 最高可处理 2MHz 的信号速率。NVT20xx 系列芯片在上拉电阻为 192Ω、电容为 50pF 时，最高可处理 33MHz 的信号速率。对于 1MHz 左右的信号，即使不太在意上拉电阻和电容（假设其在 I²C 的常用范围内），也能正常工作。但是，如果要将该芯片用于推挽电路以处理更高速率的信号，则必须充分了解其特性并仔细选择合适的元件。 此类电压电平转换器的运行细节在文章“ PCA9306 的内部结构和运行”中进行了描述。 4.2.2 高速双向开漏信号电压转换芯片 我们推出NTS030x系列（ NTS0302JK 、 NTS0304E ）高速双向开漏信号转换芯片。 该芯片可执行 2 位或 4 位双向信号转换，可处理高达 2Mbps (1MHz) 的开漏信号和 20Mbps (10MHz) 的推挽信号。   スクリーンショット 2025-08-22 15.59.57.png 图 17：NTS030x - 芯片内部框图   图 17 显示了 NTS030x 中一个信号比特的内部结构。 在图中，晶体管T3是一个直通晶体管，并对其施加了栅极偏置电压，因此当信号 A 或 B 变为低电平时，它会导通。 当 A 和 B 都为高电平时，T3 关闭，由于 A 和 B 通过相对较大的上拉电阻 (10kΩ) 连接到各自的电源，因此它们将具有各自的电压。 这款芯片包含T3以及T1和T2 。其中T1和T2用于一种名为“边沿速率加速器”的功能。我们将重点介绍其中一个T1，并解释其工作原理。 T1位于 A 侧，其源极连接到 A 信号，漏极连接到 A 侧电源。栅极连接到标有“单稳态和转换速率控制”的模块，该模块控制 T1。 “单次触发和转换速率控制”模块连接到另一端的 B 信号，用于检测 B 信号从低电平到高电平的变化。检测到此变化时，晶体管 T1 暂时导通，绕过 10kΩ 上拉电阻，允许电流通过，从而加速 A 信号从低电平到高电平的变化。通过这种方式加快信号的上升时间，可以处理更快的信号。 顺便一提，当 T1 打开时，其转换速率受到控制，以抑制电流突然增加引起的振铃。 另一个T2使用相同的机制，但方向相反，也应用于 B 面信号。 NTS系列还有另一个方便用户使用的功能。 对于前面提到的MOS晶体管和PCA9306/NVT20xx，存在一个问题：如果一个电源关闭，另一个电源的信号会被置为低电平。为了解决这个问题，NTS030x的设计使得当两个电源都未开启时，信号引脚会被置为高阻抗状态，从而避免相互影响。利用此功能，可以对系统的电源进行部分控制，使其处于开启/关闭状态。 NTS010x 系列（ NTS0102 、 NTS0104 ）与 NTS030x 系列等效，但缺乏处理高速信号的转换速率控制功能。 NTS0304E 配有评估板NTS0304EUK-ARD，可进行快速简便的运行验证。有关 NTS0304EUK-ARD 评估板的概述和操作方法，请参阅视频“如何操作 NTS0304EUK-ARD” 。 4.2.3 双向推挽式信号电压转换器芯片 此外，对于仅用于推挽信号的器件，还有NTB010x系列（ NTB0102 、 NTB0104 ），它提供了一种更快的选择。 当信号稳定处于高电平或低电平状态时，信号会通过一个 4kΩ 电阻。与 NTS030x 系列类似，它在高电平和低电平两端都具有单稳态功能，并且具有一种机制，当任一端的信号发生变化时，该机制会改变另一端的信号。 该机制能够以 70-80 Mbps 的速度实现信号到电压的转换，同时还具有自动信号方向检测功能。   スクリーンショット 2025-08-22 16.04.45.png 图 17：NTB010x - 内部芯片框图 4.2.4I3C信号电压转换器芯片 I3C规范允许在开漏和推挽通信模式之间切换。在开漏模式下，它与 I²C 兼容，工作频率最高可达4MHz 。在推挽模式下，则使用12.5MHz 的时钟频率。由于信号电压通常在 1V 到 3.3V 的范围内，因此当存在电压差时，需要一个符合信号规范的电压电平转换器。 图 18 显示了P3A1604一位的内部框图。如图所示，该芯片集成了一种机制，不仅可以加速低电平到高电平的转换，还可以加速高电平到低电平的转换，并且还集成了一个可以开关的上拉电阻。   スクリーンショット 2025-08-22 16.28.46.png 图 18：P3A1604 - 芯片内部框图 P3A1604是一款 4 位 I3C 电压电平转换器。另有 2 位版本P3A9606可供选择。   4.2.5 基于缓冲区的转换 转换双向信号的另一种方法是使用专用缓冲区。 缓冲器的主要目的是增强驱动能力并隔离连接信号线的电容，但也有一些产品支持电压转换。 正如这篇博客中所述，简单的缓冲器无法相互缓冲双向开漏信号。因此，市面上出现了各种具有双向开漏信号专用功能的缓冲器产品。 我会在以后的场合详细解释缓冲区的问题。 5. 总结 电压电平转换器是安全可靠地在不同电源电压的数字电路之间交换信号的关键组件。了解 TTL、LVTTL 和 CMOS 等逻辑电平的定义，以及 VOH/VOL/VIH/VIL 之间的关系，有助于选择合适的连接和转换方法。 对于单向转换，可以使用开漏输出或标准逻辑集成电路；而对于双向转换，可以使用MOS晶体管或专用集成电路（例如PCA9306/NVT/NTS/NTB/P3A系列）。 具有自动信号方向检测功能的电压电平转换器对于需要双向通信的总线（例如 I²C 和 I3C）特别有用。 此外，半导体技术的最新进展带来了更低的电压和更高的速度，这就对电压电平控制提出了更高的要求。虽然电压电平转换的方法和方案有很多，但根据应用需求，并考虑信号规格、速度和系统电源管理等因素，选择最佳的方法和元件至关重要。 5.1 博客中介绍的方法/零件编号的比较 方法/部件编号 目的 位数 方向改变 开放式布线兼容 低压侧 [V] 高压侧 [V] 比特率 [bps] 具有开漏输出的转换器 通用 1 单向 - - - - 标准逻辑（例如，74AVCH4T245） 通用型（并行总线等） 4 + 4 外部控制 不支持 0.8 ~ 3.6 0.8 ~ 3.6 1亿~3.8亿 使用单个MOS晶体管进行双向转换 I²C，通用 1 自动的 一致 根据晶体管规格而定 约100万 PCA9306 I²C，通用 2 自动的 一致 1.0 ~ 3.6 1.8 ~ 5.5 4M（2MHz，视情况而定） NVT2001 I²C，通用 1 自动的 一致 1.0 ~ 3.6 1.8 ~ 5.5 4M（2MHz @ 开漏），66M（33MHz @ 优化条件） NVT2002 I²C，通用 2 自动的 一致 1.0 ~ 3.6 1.8 ~ 5.5 4M（2MHz @ 开漏），66M（33MHz @ 优化条件） NVT2003 I²C，通用 3 自动的 一致 1.0 ~ 3.6 1.8 ~ 5.5 4M（2MHz @ 开漏），66M（33MHz @ 优化条件） NVT2006 I²C，通用 6 自动的 一致 1.0 ~ 3.6 1.8 ~ 5.5 4M（2MHz @ 开漏），66M（33MHz @ 优化条件） NVT2008 I²C，通用 8 自动的 一致 1.0 ~ 3.6 1.8 ~ 5.5 4M（2MHz @ 开漏），66M（33MHz @ 优化条件） NVT2010 I²C，通用 10 自动的 一致 1.0 ~ 3.6 1.8 ~ 5.5 4M（2MHz @ 开漏），66M（33MHz @ 优化条件） NTS0302JK I²C、SPI、通用 2 自动的 一致 0.95 ~ 3.6 1.65 ~ 5.5 2米@明排水口，20米@推拉式排水口 NTS0304E I²C、SPI、通用 4 自动的 一致 0.95 ~ 3.6 1.65 ~ 5.5 2米@明排水口，20米@推拉式排水口 NTS0102 I²C、SPI、通用 2 自动的 一致 1.65 ~ 3.6 2.3 ~ 5.5 50米 @ 推拉 NTS0104 I²C、SPI、通用 4 自动的 一致 1.65 ~ 3.6 2.3 ~ 5.5 50米 @ 推拉 NTB0102 SPI，通用 2 自动的 不支持 1.2 ~ 3.6 1.65 ~ 5.5 7000万~8000万 NTB0104 SPI，通用 4 自动的 不支持 1.2 ~ 3.6 1.65 ~ 5.5 7000万~8000万 P3A9606 I3C、I²C、SPI、通用 2 自动的 一致 0.72 ~ 1.98 0.72 ~ 1.98 （12.5MHz） P3A1604 I3C、I²C、SPI、通用 4 自动的 一致 0.72 ~ 1.98 1.62 ~ 3.63 6.8米（明排水），40米（推拉式排水） 表 1：博客中介绍的方法/零件编号对比   6. 参考资料 产品介绍页：电压电平转换器 NXP系统管理I2C、I3C、SPI选型指南 I2C总线规范和用户手册（版本5.0）（日语版） I2C总线规范和用户手册（版本7.0）英文版） NXP社区博客： I3C总线概述——下一代串行总线 日本网络研讨会视频： “您现在需要了解的下一代接口‘I3C’基础知识” Qiita @teddokano： PCA9306 的内部运作和运行 变更历史记录： 2025年8月28日：第一版 2025-08-28：添加了有关 NTS0304EUK-ARD 的信息以及包含视频的博客链接。 2026-04-10：修正表 1 中的低压侧 [V] 和高压侧 [V]。 2026-06-20：第 3.1 节“列：TTL 的 VIH（最小值）”新增“如何确定 VIL(max) = 2.0V 和 VIL(max) = 0.8V？”。新增标准 TTL 逻辑 IC 的内部电路示例：SN7400（2 输入 NAND 门）和 SN7420 的输出波形。 2026-07-10：在第 4.1 节中添加了图 15 中的电路也作为 Nexperia 应用笔记 AN10441 发布。 ========================= 即使您在本文的“评论”栏留言，我们目前也无法回复。 给您带来不便，我们深感抱歉。请在询问时参阅“NXP技术问题-联系方式(日本博客)”。 （如果您已经是NXP的代理商或与其有合作关系，可以直接向负责人咨询。） 本博客解释了数字电路中使用的各种逻辑电路（*TTL、*LVTTL、*CMOS）之间的电压电平差异，以及 VOH 、 VOL 、 VIH 和 VIL 对于识别它们的重要含义。 此外，我们将解释在各种转换方法中应该选择哪种电压电平转换器。 我们将仔细研究双向开漏信号的转换，这需要特殊的处理方法。 スクリーンショット 2025-08-21 12.52.04.png 界面 介绍 日本博客

S32K148 FlexCAN2が動作しない こんにちは、 Eclipse OpenBSWプロジェクトを使用しながら、S32K148でFlexCAN2を有効にしようとしています。 FlexCAN0は正常に動作していますが、FlexCAN2は有効なフレームを送信しません。 構成： MCU: S32K148 CANインスタンス: FlexCAN2 ピン: PB12 → CAN2_RX (ALT4) PB13 → CAN2_TX (ALT4) 外部トランシーバ：MCP2551（5V電源） バス終端：合計約60Ω ビットレート：500 kbps（従来型CAN） 観察された行動： バス上ではエラーフレームのみが観測される ビットスタッフィングエラーが発生する ACKは受信されませんでした。 質問: MCP2551（5Vトランシーバ）は、S32K148 FlexCANのI/Oレベルと互換性がありますか？ PB12/PB13のALT4はFlexCAN2の正しいピンですか？ FlexCAN0とFlexCAN2の間には、考慮すべき特定のクロックまたは構成上の違いはありますか？ どのようなご指導もいただければ幸いです。 よろしくお願いします。 Re: S32K148 FlexCAN2 not working こんにちは、 @sousou54 さん。 1.MCP2551との互換性に問題は見当たりません。 2. はい。 3. 追加の設定は不要です。CAN0/1/2は同じクロックで動作します。 ノードのテストを段階的に試してみてください... トランシーバを使わずにTX/RXピン同士を接続してメッセージを送信してみてください。ACKが欠落しているため、メッセージが繰り返し表示されるはずです。TXエラーカウンタは0x80で、モジュールはエラーパッシブ状態です。それ以外の表示が出た場合は、PIN設定が間違っています。 TX/RXピンをトランシーバに通常通り接続し、バスからは切り離してください。メッセージを送る。上記と同じ画面が表示されるはずです。そうでない場合、トランシーバが無効になっているか、または終了していない可能性があります。 MCP2551のデータシートを見ると、RsピンをVssに接続して高速モードを選択する必要があることがわかります。 トランシーバを他のノード（例：CANツール）、メッセージの送受信。エラーが検出された場合、おそらくCANビットのタイミングが正しくないと考えられます。すべてのノードが同じビットレートとサンプルポイントを使用していることを確認してください。 以下のツールを使用できます: MPC5xxx/S32Kxx/LPCxxxx: CAN / CAN FD ビットタイミング計算。 最後に、これはカスタムボードですか、それともS32K148EVBを使用していますか？カスタムボードの場合は、 AN5426「S32K1xxのハードウェア設計ガイドライン」に記載されている接続を確認してください。 よろしくお願いします、 ジュリアン

RDMMA845X issues with Win 7 Pro. As a retired electronics man (but total newbie with PC + dev. boards) I hope this isn't too much of a stupid question. I have bought the above board. It works great on a Win 8.1 PC, but not on the Win 7 Pro PC - which is a shame because that's the one in my hobby lab! Win 7 finds the USB device and the Demo Screen correctly identifies the chip in use, etc. But hitting any of the 'lit' buttons just generates an Exception Handler window and I can go no further than that. I don't know what Ex Handler means so am at a loss! Wisdom greatfully accepted. Tks. John Accelerometers Re: RDMMA845X issues with Win 7 Pro. As an addition to my original post I should say that the exception window calls this an "unhandled exception". After some internet research I updated the .net framework to the latest ver (4.6.2) in case that was the cause. But it is not! Tks. J 

RT1040 ADCの問題 IMXRT1040RMに従い、ADC入力信号のGPIOキーパーを無効にします。 ADC 入力 gpio が NC の場合、ADC 読み取り値は異常であり、NC 入力ピンはマルチメーターで測定して 0V になります。 NTC 温度センサにコネクテッドされた別の ADC チャネルがあります。ADC 読み取り値は正常です。 ADC GPIOピン構成をデフォルトに設定すると（ IOMUXC_SetPinConfig(ADC_PIN、0x10B0U))、これはキーパー有効をデフォルトで設定し、NC である入力チャネルの ADC 読み取り値はほぼゼロになります。今回は仕事です。 SO、ADC 入力信号の GPIO の Keeper 機能を無効にする必要がありますか? アナログ（ADC、CMP、DAC、オペアンプ） Re: RT1040 ADC issues こんにちは、メイ: モジュールがコネクテッドではない場合、ADC はフローティングになるように設計されています。モジュールはオプションです。 「ECKMIMXRT1040_ADC_12B1MSPS_SAR_POLLING」に従って、GPIO_AD_B1_04 の ADC 入力ピンをキーパー機能が無効に設定されます。 NC ADC 入力ピンは 0V として測定されますが、キーパーが無効になっている場合、ADC 読み取り値は 0.6 または 0.7V になります。 キーパーがデフォルトで有効になっている場合、ADC の読み取り値はほぼ 0V になります。この方法により、ADCの読み取り値をモジュール検出として使用することができます。 では、キーパーを有効にするとどのような副作用があるのでしょうか。 オプション モジュールの自動検出が必要なので、NC である ADC 入力ピンを読み取るにはどうすればよいですか? Re: RT1040 ADC issues こんにちは@Xiao_Liuさん 弊社の製品にご興味をお持ちいただき、またコミュニティをご利用いただき誠にありがとうございます。 ご質問に関してですが、   はい。ADC 入力ピンの場合、キーパー機能を無効にする必要があります。 NXP SDK デモ PIN 設定を参照してください。   ADC チャネルは浮いたままにしないでください。ピンが NC の場合、変換結果は未定義になります。 キーパーを有効にすると、読み取りが安定しているように見えますが、信頼できる解決策ではなく、推奨される解決策でもありません。   お役に立てれば幸いです よろしくお願いいたします。 メイリュー Re: RT1040 ADC issues こんにちは@Xiao_Liuさん 最新情報をありがとうございます。 ADC ピンでキーパーを有効にすることはお勧めしません。キーパーは最後の状態を保持するため、ADC の読み取りが不正確になり、モジュール検出の信頼性が低下する可能性があります。 安定した正確な結果を得るには、ADC が接続されていないときに明確なデフォルト レベルを設定するために外部抵抗を追加することをお勧めします。 よろしくお願いいたします。 メイリュー Re: RT1040 ADC issues こんにちは、メイ わかった。ADC が接続されていない場合は外部プルアップを使用します。 ご協力いただきありがとうございます。 Re: RT1040 ADC issues こんにちは@Xiao_Liuさん 最新情報をありがとうございます。 この投稿があなたの質問への回答である場合は、「解決策として承認」ボタンをクリックしてください。ありがとう！ よろしくお願いいたします。 メイリュー

IMX8M PLUS LPDDR4 2G互換性 ISSI IS43LQ32512A-046BLI 2GB RAM を実装してみます。キャリブレーション後、2000MHz に設定されたmemcpy SSN armv8_x32 テスト中に RAM が失敗します。 RAM を 1500MHz に設定すると、すべてのテストに合格します。 この LPDDR4 RAM を実装した人はいますか?IMX8M PLUSと全般的に互換性がありますか? i.MX 8ファミリ | i.MX 8QuadMax (8QM) | 8QuadPlus i.MX 8M | i.MX 8M ミニ | i.MX 8M ナノ Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@TMpieye DDR 構成ツールを使用してキャリブレーションを実行していますか?はい、そうであれば。設定ページと失敗ログファイルを共有してください。 BR Re: IMX8M PLUS LPDDR4 2G compatibility IS43LQ32512A-046BLI (ISSI 2GB LPDDR4X SDRAM) は、LPDDR4/LPDDR4X メモリの JEDEC 標準に準拠している限り、 NXP i.MX 8M Plus プロセッサと一般的に互換性があります。ただし、memcpy SSN armv8_x32 テストが 2000 MHz で失敗する (ただし 1500 MHz では成功する) という問題は珍しくなく、根本的な非互換性の問題ではなく、構成、ボード設計、またはキャリブレーションの課題から生じている可能性があります。 互換性確認 i.MX 8M Plus は、最大 4266 MT/s (2133MHz クロック) の LPDDR4/LPDDR4X メモリをサポートし、IS43LQ32512A-046BLI は NXP の仕様に準拠した最大 2133MHz (4266 MT/s データ レート) で動作します。 NXP のコミュニティ フォーラムでは、同様の ISSI LPDDR4X 部品 (例: ご使用のモデルのオートモーティブ バリアントである IS46LQ32512A-046BLA2) が、JEDEC 仕様に準拠している限り、i.MX 8M Plus と互換性があることが確認されています。ユーザーは、適切に構成されていれば問題なく実装できました。 2000MHzでのテスト失敗の潜在的な理由 NXP および組み込みフォーラムでの同様のレポートに基づきます。 タイミング/構成の不一致: i.MX 8M Plus DDR コントローラでは、RAM の SPD/データシートからの正確なタイミング パラメータ (CAS レイテンシ、tRCD、tRP など) が必要です。2000MHz では、キャリブレーションによって ISSI 部品の仕様が完全に最適化されない可能性があります (たとえば、高速では CL=32、RL=14)。1500MHz に下げるとストレスが軽減されて合格しますが、これは最適ではないチューニングを示します。 ボードデザインの問題: トレース長の不一致、インピーダンス エラー、不十分な電力デカップリングなどの信号整合性の問題により、高速動作時に障害が発生する可能性があります。オシロスコープを使用して、DQ/DQS ライン上の反射やノイズを確認します。 キャリブレーションの制限: i.MX 8M Plus は、キャリブレーションに NXP の DDR ツールを使用します。スクリプトまたは設定が Micron/Samsung 参照 (EVK で一般的) に基づいている場合、ISSI の特性と一致しない可能性があります。ISSI 固有のパラメータを使用してキャリブレーションを再実行します。 電力/温度: 2000MHz では、電流消費量が多くなると電圧低下や過熱が発生し、memcpy テスト (連続読み取り/書き込みに負荷をかける) に失敗する可能性があります。 この RAM を実装した人はいますか? はい、文書化された実装があります。 NXPコミュニティ スレッドでは、ユーザーが同様の ISSI LPDDR4X (IS46LQ シリーズなど) をインダストリアル アプリケーション用のカスタム i.MX 8M Plus ボードに統合し、微調整後に最大 2133MHz までの安定した動作を実現しています。 組み込み Linux/BSP 開発者は、Yocto ベースのビルドで ISSI パーツを使用した成功を報告していますが、512M x 32 構成 (16Gbit 密度) を処理するためにカスタム DDR init スクリプトを使用することが多いようです。 問題を解決するための推奨事項 データシートの配置を確認する: ISSI データシート (IS43/46LQ32512A シリーズ) をダウンロードし、タイミング パラメータを NXP の i.MX 8M Plus RM (リファレンス マニュアル、セクション 13.5 DDR コントローラ) と比較します。 RAM の主な仕様: 最大クロック 2133MHz、LVSTL インターフェース、1G x 16 構成 (デュアル チャネル合計 x32)。 キャリブレーションの再実行: ISSI 固有のストレス テストでは、NXP のDDR テスト ツールまたはSCFW DDR 構成ツールを使用します。 1600MHz から開始し、アイ ダイアグラムを監視しながら徐々に 2000MHz まで上げます。 U-Boot/Linux を使用している場合は、正しいタイミングでデバイス ツリー (.dtb) を更新します (例: mx8mp-ddrc-devfreq.dtsi)。 取締役会レベルのチェック: VDDQ = 1.1Vであることを確認する。VDD2 = 0.6V、クリーンなデカップリング（コンデンサをピンの近くに配置） 信号整合性シミュレータ (HyperLynx など) を使用してトレースを確認します。 熱スロットリングを排除するために、より低い温度またはより優れた冷却でテストします。 それでも失敗する場合は: コミュニティまたはチケット システムを通じて NXP サポートに連絡し、キャリブレーション ログとボードの回路図を提供してください。 比較のために、Micron MT53E512M32D2NP (NXP EVK デフォルト) などの検証済み RAM に切り替えることを検討してください。 全体的に RAMは互換性がありますが、2000MHz の障害はセットアップの問題である可能性があります。さらに詳しい情報（キャリブレーション ログやボードの回路図スニペットなど）を共有していただければ、さらにトラブルシューティングをお手伝いできます。 メッセージング アプリ経由で +8526583 (7594) に連絡し、彼から EOL ドキュメントを入手してから推奨事項を作成することをお勧めします。彼はあなたを助けることができます Re: IMX8M PLUS LPDDR4 2G compatibility ご対応ありがとうございます。 添付ファイルで設定.xlsを送信しますそしてテストログ。 Re: IMX8M PLUS LPDDR4 2G compatibility 使用済みのボードでは、3GB (MT53E768M32D2ZW-046 WTC) と 4GB (MT53E1G32D2FW-046 AAT:B) を正常に動作させています。 2000MHz の Micron LPDDR4。 Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@pengyong_zhangさん 構成ツール V 13.1 でも同じ結果になります。IS43LQ32512A-046BLIの設定が間違っているのでしょうか？正しい設定ファイル（*.dsファイル）をご提供いただけますか？当社のハードウェア設計は、LPDDR4 インターフェースに関する評価ボードの 1:1 コピーです。 敬具 トビアス Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@TMpieye 以下のリンクを使用して DDR 構成ツールをダウンロードし、2GB DRAM を構成して DDR テストを実行してください。 https://www.nxp.com/design/design-center/development-boards-and-designs/i-mx-evaluation-and-development-boards/config-tools-for-i-mx-applications-processors:CONFIG-TOOLS-IMX BR Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@TMpieye 以下の設定を使用して DDR テストを実行してください。 pengyong_zhang_0-1769394027487.png BR Re: IMX8M PLUS LPDDR4 2G compatibility 設定例をありがとうございます。すでにこの RAM で試しましたが、まだエラーが発生します。 Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@TMpieye 不思議ですね。DDR Config Tool v25.12 の失敗ログを共有してください BR Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@TMpieye DDR Config Tool を使用してストレス テストを実行しましたか?ログ ファイルから見ると、これは Config Tool の出力ではないようです。また、最新のツール バージョン v25.12 を使用してください。 BR Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@pengyong_zhang ストレステストには、Mscale DDR Tool 3.31 を使用します。他の設定ツールでやってみます Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@pengyong_zhangさん ストレステストのログはこちらです。4GB ISSI IS43LQ32K01S2A-046BLI でも同じ問題が発生します。 Re: IMX8M PLUS LPDDR4 2G compatibility こんにちは@pengyong_zhangさん 構成ツールでテストを実行すると、合格しました。SO、これは MSCALER ツールのツール問題のようです。多大なるサポートをいただき誠にありがとうございます！

如何在S32DS中快速设置S32K1 SDK 本文以中文撰写。主要针对中国本土的地区及大众市场客户。对于刚接触S32K1的开发者很有用，会帮助他们安装S32K1的几个软件，否则可能会浪费很多时间。 S32DS中快速搭建S32K1的开发环境 一．背景 我最近换装了新电脑，需要重新安装S32DS，发现存在很多问题。尤其是对比之前的安装过程，发现官网的很多链接已经失效，甚至有一定的迷惑性。 最新的S32K1安装包比较隐蔽，而且安装存在前后依赖，对于刚接触NXP S32系列的新手非常不友好，所以写这篇文档总结一下典型的问题和解决方法。 同时也希望提供一个check的思路和步骤，在后续新版本发布时，升级IDE的时候更方便找到合适的安装包。 二．S32DS中各个包依赖关系解析 在S32DS中，每一个系列的MCU，总共需要安装两个插件包，一个是基础依赖包，一个是SDK（也叫RTD，同一个意思）。 1．基础依赖包 这个包对应S32DS版本，比如当前的3.4.3，官网可以下载离线版，一般大小在3GB左右，会更新S32DS中的很多组件，如下图1所示： LiekLi_9-1655884629244.png            图1 尤其需要关注图1中红框的内容，没有这个development package的话，是无法进行对应MCU的debug。 图1中安装的包，对应到S32DS中安装的内容如图2所示： LiekLi_10-1655884629307.png            图2 2．RTD安装包（与SDK同义） 这个包对应于RTD版本，也会标识AutoSAR的版本，比如最新的2.0.0，AutoSar 4.4，如图3所示： LiekLi_11-1655884629325.png           图3 基础依赖包与RTD安装包存在前后依赖关系，如果不安装基础依赖包直接安装RTD，在安装时会报错。另外，我们下载的RTD包，即使写明是K3，里面也会包含K1的RTD，这点需要注意。如果此时还没有装K1的development package，就会出错。 三．S32K1开发环境搭建 官网对于S32K3的软件划分为standard software和reference software，其中S32DS和基础依赖包在standard software中，可以很方便的找到。 但S32K1的官网却仅有一个reference software，页面也只能找到几个RTD（或SDK）链接：                                                  LiekLi_18-1655885108165.png                            图4 这里面所有的链接都不是我们需要的，全是RTD。问题就出在这里，K1的网页中没有K1的基础依赖包！而前面讲过，缺基础依赖包会导致RTD也无法安装。经过我研究，K1的基础依赖包隐藏的非常深，可以通过两个方法找到： 从S32K1的参考软件进去，然后重新点击产品列表，如下图5所 LiekLi_15-1655884629434.png              图5         进入如下页面，如图6所示，这里最能看出来，针对K1的界面很不友好，需要点最底下的NXP Software. LiekLi_16-1655884629503.png              图6 在NXP.com官网首页搜索栏直接搜S32DS，找到S32 Design Studio for S32 Platform（注意不要选成for ARM或或者for PowerPC），从S32DS的主界面进入，然后一直下拉，找到S32DS service pack 1，这个才是K1的，如图7所示： LiekLi_17-1655884629606.png                 图7 这个链接更加隐蔽，要在40多个选项里挨个找。 经过上面两个方法，都可以进入图8所示的界面，然后再按图8所示操作： LiekLi_19-1655885288458.png              图8 这回终于到了最终可以下载S32K1基础依赖包的地方，如图9所示。我们需要重点关注一下命名，SW32开头的，会包含所有S32的development package，包括K1，K3，G；SW32K1开头的，仅有K1，同理如果你在K3的界面中，可以看到SW32K3开头的。 LiekLi_20-1655885302790.png            图9 下载最新版本的S32K1基础依赖包，然后再安装RTD，大功告成。

Kinetis K40DN512 の USB CDC デュアル VCOM および MSC こんにちは、 私は、K40DN512 ボード上で FatFS アプリケーションを使用してデュアル VCOM および MSC を作成しようと取り組んでいます。 デバイス スタック上のデュアル VCOM と SD ディスクを使用した FatFS の動作は確認できましたが、MSC の実装は困難でした。デバイス構成ツールを使用して一部の USB コンポーネントを構成する人がいるのを見たことがありますが、私のプロセッサはこれをサポートしていません。 適切なエンドポイントやその他の記述子情報を構成するために、何らかの形式のウィザードを使用して USB デバイス記述子を構成するより簡単な方法はありますか? そうでない場合、これまでに USB デバイス スタック経由でデュアル CDC VCOM および MSC w/ FatFS システムを動作させることに成功した人はいますか?もしSOなら、どのような構成を使用しましたか? ヒントやガイダンスがあれば歓迎します。 Kinetis KシリーズMCU USB Re: USB CDC Dual VCOM and MSC on Kinetis K40DN512 こんにちは@tbryant 要件に最も近い SDK デモ（例: usb_device_composite_cdc_msc_disk ）を選択することをお勧めします。まず、ボード上で正常に動作することを確認し、次を参照して 2 番目の CDC インターフェースを追加します。 Re: 複合USBデュアルCDCデバイス - NXPコミュニティ ありがとう。 BR アリス

报告 K5 RTD 引脚配置 嗨，团队 我有一份报告与 K5 引脚配置有关。(0.8.0 CD3) GPIO 258 需要一些限制。 所以我用了下面的方法。 我认为这与下文有关。 顺便说一下，如果我使用 MCAL，它看起来会正常工作... 谢谢。 RTD 来源：恩智浦内部来源：恩智浦内部 Re: Report K5 RTD pin configuration 嗨，@Luke_Chun、 如果使用 Dio_WriteChannel 向 GPIO258 写入数据，则该函数将通过 GPDO 寄存器向 GPIO258 写入数据。 但 Siul2_Dio_Ip_WritePins() 函数将写入 PGPDO 寄存器。GPIO258 相当于 PGPDO16 寄存器，但硬件不包含该寄存器。因此，这可能是硬件问题，用户不能使用 Siul2_Dio_Ip_WritePins() 函数向 GPIO258 写入数据。在 Siul2_Ip 层中，我建议你可以使用 siul2_dio_IP_setGPDO 或 siul2_dio_IP_ClearGPDO 函数在 u8siul2Instance = 3 和 gpdoNum = 258 的情况下设置/清除 GPIO258（取自 RTD_DIO_UM.pdf 文件中的图 3.1 GPIO 分配）。 目前，RTD 驱动程序尚未通过有关此解决方法的验证，但我认为你可以尝试这样做 。 顺祝商祺！ 丹

TWR-KV58 硬故障 早上好 我在 TWR 板上犯了一个明显的错误。我以前在同样的状态下使用这个板，它能正常工作，它在那里停了一会儿，现在我直接从硬故障开始。 我使用的是连接了 JTAG 电缆的 Multilink。我以前是这样做的。我直接从硬故障开始。 这是屏幕截图 pietrodicastri_0-1765878099381.png 跳线 J19 和 J20 打开，以便使用 JTAG。应该够了。 请提出建议。我只能假设它坏了 谢谢大家 Pietro Re: TWR-KV58 Hard Fault 早安 请支持我。我已经订购了一个新的作为备用解决方案，但我需要帮助才能继续。 谢谢 Re: TWR-KV58 Hard Fault 你好@pietrodicastri、 谢谢您的帖子。 为帮助确定这是否是软件问题，请检查在运行 SDK 中包含的演示程序（如 "Hello World "演示程序）时是否仍会出现 HardFault？ SDK 链接：选择板 | MCUXpresso SDK 生成器 如需了解更多详情，请参阅https://www.keil.com/appnotes/files/apnt209.pdf。 Celeste_Liu_0-1766030502918.png BR 西莱斯特 Re: TWR-KV58 Hard Fault 你好 板现在正在工作...我很感激你的支持。 我现在要发表一些其他内容。 谢谢 Pietro

ヘルプが必要です: RT1189 上の FlexSPI2 QSPI フラッシュからの起動 カスタム ハードウェア上でユーザー アプリケーションを起動しようとしています。このカスタム ハードウェアには、ポート A のプライマリ ピン グループを使用してコネクテッドされた FlexSPI2 QSPI フラッシュのみがあります。フラッシュ デバイスは、Micron MT25QU256ABA です。RT1189 (RT1189CVM8C) に搭載されたブート ROM がメモリを正しく構成せず、ブートに失敗します。ただし、NXP セキュア プロビジョニング ツールは、これに正常に読み取りと書き込みを行うことがCANできます。 フラッシュ構成ブロック (FCB) は、セキュア プロビジョニング ツールを使用して作成されました。 scarrion_0-1765406289715.png XIP ブート ヘッダーはイメージのコンパイル自体で無効化されました。代わりに、セキュア プロビジョニング ツールは、上記のスクリーンショットに示されている設定とまったく同じ設定を使用して、簡略化された UI から生成された FCB を使用するように構成されました。上記のスクリーンショットには表示されていませんが、「テスト接続」は成功しています。 さらに、セキュア プロビジョニング ツール (以下、「SPT」と呼びます) から外部メモリを構成するように要求された場合、FlexSPI2 メモリはプロセッサとツールによって正常に読み取ることができます。これを以下に図示します。 ユーザーがフラッシュ プログラマ ツールを開き、ポップアップで「はい」をクリックするか、「外部メモリの構成」ボタンをクリックすると、SPT は上記のフラッシュ構成ブロック設定を使用して、FlexSPI2 フラッシュ メモリをプログラミング用に初期化します。 scarrion_2-1765407298704.png 以下のスクリーンショットは、完全なアプリケーション イメージ (FCB はオフセット 0x400、ユーザー アプリケーションはオフセット 0x1000) をフラッシュした後にキャプチャされたものです。 scarrion_1-1765406856412.png これにより、フラッシュ構成ブロックが正しいと考えられます。 RT1180 で次のヒューズ ビットが焼損しました。その他のヒューズビットはすべてデフォルトです。 BOOT_CFG0[6] (BT_FUSE_SEL) -> 1b、ヒューズからのブートを有効にする BOOT_CFG2[7] (FLEXSPI_INSTANCE) -> 1b、FlexSPI2を選択する（デフォルトはFlexSPI1） BOOT_MODE ピンを 000b (内部ヒューズからのブート) に設定すると、RT1189 は何もアクティビティを行いません。再度通信できるようにするには、「無限ループ」モードで起動し、その後シリアル ダウンローダー モードに戻す必要がありました。 BOOT_MODE ピンを 100b (「FlexSPI からのブート」) に設定すると、RT1189 は「スタック」したままになりますが、JLink デバッグ プローブによって停止できます。 BOOT_MODE 100b を使用して FlexSPI から起動しようとした後に停止すると、FlexSPI2 のメモリ領域を調べるとすべてゼロが表示されます。 scarrion_3-1765408423980.png ここで興味深いのは、「すべてゼロ」が RT1189 の FlexSPI2 メモリ領域のデフォルト状態と一致しないことです。次のスクリーンショットは、外部メモリを構成せずにシリアル ダウンローダー モードで起動した後にキャプチャされたものです。 scarrion_4-1765408718291.png 最後にもう 1 つ: ユーザー アプリケーションの MCUXpresso サンプルのリンカー スクリプトが、FlexSPI2 から起動するように変更されました。 scarrion_5-1765408996269.png 注意: スクリーンショットのキャプションには「0x14000000」と表示されていますが、コードで実際に使用されている値は「0x04000000」です。これはタイプミスです これは SPT に反映されています。 scarrion_6-1765409102906.png これらすべてを念頭に置いて、私の現在の理解は次のとおりです。 FCB は正しくなければなりません。そうでないと、SPT は FlexSPI2 バンク A に接続された外部フラッシュと対話できません。 ROM 自体は、起動時に、SPT とは異なる何らかの方法でこの外部メモリを初期化しようとしているはずです。RT1189 ブート ROM のソース コードがなければ、リバース エンジニアリングを行わずにデバッグを続けることはできませんが、NXP のお客様として、リバース エンジニアリングを行うつもりはありません。 私の質問: この動作を引き起こす設定の何が問題なのでしょうか? フラッシュの初期化に失敗する理由を理解するためにブート ROM をデバッグする方法はありますか? ありがとう！！ Re: Help Needed: Booting from FlexSPI2 QSPI Flash on RT1189 数週間の努力の末、XIP ではなく ITCM (0xFFE00000) にリンクすることでプロセッサを起動することができました。ただし、このThreadはまだ関連性があります - FlexSPI2 上の XIP が正しく動作しないのはなぜですか? Re: Help Needed: Booting from FlexSPI2 QSPI Flash on RT1189 @Sam_Gao 、 ご返信ありがとうございます。 元の投稿で述べたように: ブートインスタンスの選択は、コメントとAN14589で指定されているものとまったく同じです。BOOT_CFG2[7]はFlexSPI2を選択するために書き込まれます。 アプリケーション コードは、指定どおりに FlexSPI2 メモリ マップ領域 (0x04000000) にリンクされます (m_start_flash が 0x04000000 に変更されます)。返信ではこれを「0x40000000」としていますが、これは上記のアプリケーション ノートや RT1189 のリファレンス マニュアルに記載されているとおり正しくありません。 scarrion_0-1765993718911.png FCB は予想されるオフセットに存在します。フラッシュ チップを動作中の MIMXRT1180EVK のものと交換してみましたが、それでもまだ動作しません。 ロジック アナライザを使用して、フラッシュ構成ブロックがブート ROM によって読み取られている可能性が高いことを判断できました。クロック速度はすぐに 30 MHz から 125 MHz に変化し、読み取りデータは SPI データ ラインを介して送信されます。 ブート ROM またはブート シーケンスをさらにデバッグできるメカニズムはありますか? Re: Help Needed: Booting from FlexSPI2 QSPI Flash on RT1189 こんにちは、 RT1189 のようなデバイス上の FlexSPI2 QSPI フラッシュからの起動に失敗する原因は、通常、いくつかの一般的な構成領域にあるようです。ここでは、潜在的な問題の詳細と、ブート ROM プロセスをデバッグして根本原因を特定する方法について説明します。 AN14589 を参照: https://www.nxp.com/docs/en/application-note/AN14589.pdf 1. ブートインスタンスの選択を確認する： ブートROMに、デフォルトのFlexSPI1ではなくFlexSPI2を使用するように明示的に指示する必要があります。これは BOOT_CFG2[7] によって制御されます。 ヒューズまたはピン。BOOT_CFG2 BOOT_CFG2[7] が 1 に設定されている FlexSPI2 を選択する ブートインスタンスとして 。プライマリブートモードピン（ BOOT_MODE[2:0] ）シリアルNORフラッシュからブートするには、正しく設定する必要があります（例： '100'） 2. アプリケーション リンカー アドレス: FlexSPI2 のブート可能なイメージをビルディングする場合、アプリケーション コードを FlexSPI2 メモリ マップから実行するようにリンクする必要があります。FlexSPI2 の開始アドレスは 0x40000000 です。プロジェクトのリンカー ファイルを変更して、フラッシュ開始アドレス ( m_flash_start ) を 0x40000000 に設定する必要があります (参照: AN14589 の 7 ページ)。 3. FCB: ブートROMには、外部QSPIデバイスを正しく初期化するために、フラッシュメモリの先頭（通常はオフセット 0x400 ）に有効な512バイトの構成ブロックが必要です。このブロックが欠落しているか、破損しているか、使用している特定のフラッシュ チップと一致していない場合、ブート ROM はフラッシュとの通信に失敗します。詳細については、 https://docs.mcuxpresso.nxp.com/secure/latest/06_processor_specific_workflow.html#preparing-source-image-for-rt118x-devicesをご覧ください。 Re: Help Needed: Booting from FlexSPI2 QSPI Flash on RT1189 問題はないようです。 ブート ROM とブート シーケンスの詳細については、 https://www.nxp.com/docs/en/application-note/AN14589.pdfを参照してください。 デバイスが「スタック」している場合は、リセットしないでください。JLink/デバッガーを使用して実行中のカーネルに直接アタッチし、次のレジスタの状態を確認します。例: プログラムカウンタ（PC）： PC が 0x2xxxxxxx (ROM 領域) にある場合、ROM はまだ実行中であるか、無限ループに陥っています (たとえば、ペリフェラルの応答を待機している)。 PC が 0x002xxxxx (OCRAM) または別の RAM 領域を指している場合、ROM はジャンプを試みたものの、アプリケーションがクラッシュした可能性があります。 PC が 0x4000xxxx (FlexSPI2 AMBA 領域) を指していて、すべてゼロまたはバス エラーとして読み取られた場合、ジャンプは発生しましたが、XIP アクセスは失敗しました。