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我可以在哪里获取AN12064文件? 我可以在哪里获取AN12064文件? 评估板
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FRDM-K64F PITの異なるRevボード こんにちは、 私はNRF23L01トランシーバを搭載した6枚のFRDM-K64Fボードを使った無線ネットワークの実験を行っています。 1秒を10のタイムスロットに分割しています。つまり、スロット1の送信はタイムスロット2で繰り返され、タイムスロット2はタイムスロット3に繰り返される、という中継の目的です。 PITを使って100ms間隔で割り込みを発生させており、スコープで確認しています。 リビジョンC、F、Fの3枚の基板では正常に動作しており、データが無線で繰り返し送信されているのを確認しています。しかし、3つのリビジョンF1ボードでは、送信ルーチンがタイムスロット1が回ってくるのを待ってハングアップしてしまいます。割り込みが発生しません! 例えば、Rev FとRev F1の間で何が変わったことで、このような挙動が引き起こされたのか、ご存知の方はいらっしゃいますか? これが私の初期化ルーチンです。 SIM->SCGC6 |= SIM_SCGC6_PIT_MASK; // PIT のクロックをオンにするPIT- > MCR = 0x1; // PIT タイマーを有効にする PIT>チャネル[0]。LDVAL = 5999999; リロード値を100mSに設定 PIT->チャネル[0].TCTRL = 0x03; // Turn PIT timer 0 on, interrupts on そして主な内容は: NVIC_EnableIRQ(PIT0_IRQn); // PIタイマー、ch 0割り込みを有効にする そしてISR: void PIT0_IRQHandler ( void ) { /* 割り込みフラグをクリアする */ ピット・>チャネル[0]。TFLG = PIT_TFLG_TIF_MASK; NVIC_ClearPendingIRQ( PIT0_IRQn ); // 保留中のPIタイマー、 ch 0割り込みをクリアします //scope_trigger(); time_lot +=1; if (time_slot > 10) time_slot = 0; __DSB(); ARM の訂正 838869を追加し、Cortex-M4に影響します } どんな助けでもありがたいです! 乾杯 ナイジェル Kinetis KシリーズMCU Re: FRDM-K64F PIT on different Rev boards ああ!ありがとうございます。はい、そのマスクは3つのチップすべてに付いています。これまでとても役に立ったあなたのAIエンジンがそれを出さなかったのは驚きです!何か代替策はありますか?遅延か、それとも失敗か?はい、 PIT->MCR = 0x1; は別の行にあるべきで、 は切り取りと貼り付けの際に抜け落ちてしまったのでしょう。 Re: FRDM-K64F PIT on different Rev boards こんにちは、 @ve3id さん。 投稿ありがとうございます! e7914があなたのMCUに適用されているか確認してください:Kinetis_K_1N83J.pdf FRDM-K64F REV F1でテストしましたが動作しました。SDK 2.11.0とMCUXpresso IDE 25.06を使っていました。 また、共有したコードの中で「PIT->MCR = 0x1;」がSCGC6のイネーブルメントにコメントとして含まれているのに気づきましたが、投稿中のタイプミスかどうか確認したいだけです Re: FRDM-K64F PIT on different Rev boards 遅延時間を100秒に変更しても、PITアクションは発生しませんでした。 Re: FRDM-K64F PIT on different Rev boards イニットコードをこのように変えましたが、同じ問題が続いています: 遅延(10); 揮発性uint32_t PIT_MCR_read = PIT->MCR;1N83Jマスクセットの問題を克服するために 2026-09-22 NWJ PIT->MCR = 0x1;PITタイマーを有効にする ピット>チャネル[0]。LDVAL = 5999999;リロード値を100mSに設定 PIT->CHANNEL[0]。TCTRL = 0x03;PITタイマー0をオンにし、割り込みをオンにします Re: FRDM-K64F PIT on different Rev boards こんにちは、 @ve3id さん。 正誤表に記載されている回避策は、PIT_MCRレジスタに書き込む前に、そのレジスタを読み取ることです。 私はPITのSDK例をベースにして、FRDM REV F1で何をしているかをテストしています。以下のように修正しました carlos_o_0-1790096350978.png 問題なく動作します。
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MCSPTR2AK396——旋转变压器的激励极限? 你好!我正在使用 MCSPTR2AK396 开发套件(S32K396,带旋转变压器的三相 PMSM,3 并联 FOC)。我使用的是标准的解析器到数字信号链:SGEN → SDADC → DSPSS → eTPU 解析器函数。 据我了解,标准激励频率为 10 kHz(SGEN 正弦波驱动旋转变压器激励绕组),eTPU 旋转变压器每 50 µs 处理一次角度更新,使用来自 SDADC 的 16+16 采样缓冲器,并通过慢速 PI 调节器调整激励相移。但我还有一些疑问。 MCSPTR2AK396 套件中使用的具体解析器型号是什么?提供数据手册参考资料将非常有帮助。 该旋转变压器的最大激励频率是多少?例如,能否在不修改 SGEN 寄存器以外的任何内容的情况下,将 SGEN 提高到 100 kHz?或者 SDADC/DSPSS/eTPU 链或模拟正弦/余弦滤波器是否施加了远低于此的硬性限制? 旋转变压器本身允许的最小激励频率是多少?推荐的频率范围是多少? 如果可以提高激励强度,还需要重新配置哪些参数——SDADC 采样率、DMA 缓冲区传输、eTPU HSR 速率、激励相移调节器增益、模拟滤波器? 谢谢! Re: MCSPTR2AK396 — resolver excitation limits? 你好, MCSPTR2AK396 套件中使用的具体解析器型号是什么? 在 TG Drives 电机制造商的网站上,有一个配置器列出了三种可能的旋转变压器选项:ER5Kd411、TS2620N21E11 和 RE-15-1-A15。 如果我没记错的话,当时要求的是成本最低的解析器方案,也就是 ATAS Náchod 公司的 ER5Kd411。 https://www.atas.cz/files/ER5Kd.pdf 打开后盖即可确定具体型号。 MCSPTR2AK396 旋转变压器解决方案是在 10 kHz 激励下设计和验证的。根据应用说明,虽然 SGEN 支持高达 50 kHz 的频率,但高于 10 kHz 的操作需要重新配置和验证 SDADC、DSPSS、DMA、eTPU 解析器处理和模拟信号调理链。此外,对于 TS2620N21E11 等旋转变压器,我们只找到了已公布的标称激励规格为 10 kHz 时 7 Vrms;在可用的旋转变压器数据表中没有指定支持的激励频率范围。因此,根据现有资料,不建议在 100 kHz 频率下运行。 顺祝商祺! Peter
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FRDM-K64F PIT 在不同版本的板上 您好, 我正在尝试使用六块配备 nrf23l01 收发器的 FRDM-K64F 板进行无线电联网。 我将一秒钟分成十个时隙,其目的是让时隙 1 中的传输在时隙 2 中重复,时隙 2 中的传输在时隙 3 中重复,依此类推进行转发。 所以我使用 PIT 以 100 毫秒的周期生成中断,我已经用示波器检查过了。 在三块电路板(C、F 和 F 版本)上,此功能运行正常,我看到空中数据重复出现。然而,使用这三块 rev F1 电路板时,我的发射程序会卡住,等待时间段 1 到来。我没有收到中断! 有人知道版本 F 和版本 F1 之间发生了什么变化会导致这种现象吗? 这是我的初始化程序: SIM->SCGC6 |= SIM_SCGC6_PIT_MASK; // 开启 PIT 时钟 PIT - > MCR = 0x1; // 启用 PIT 定时器 PIT -> CHANNEL [0]. LDVAL = 5999999; // 设置重载值为 100 毫秒 PIT -> CHANNEL [0]. TCTRL = 0x03; // 开启 PIT 定时器 0,中断开启 主要内容: NVIC_EnableIRQ(PIT0_IRQn); // 启用 PI 定时器,通道 0 中断 以及 ISR: void PIT0_IRQHandler ( void ) { /* 清除中断标志 */ PIT-> CHANNEL [0]. TFLG = PIT_TFLG_TIF_MASK; NVIC_ClearPendingIRQ( PIT0_IRQn ); // 清除待处理的 PI 定时器,通道0 中断 //scope_trigger(); time_slot += 1; 如果(时间段 > 10)时间段 = 0; __DSB(); // 添加以应对 ARM勘误表838869,影响 Cortex-M4 } 非常感谢您的帮助! 干杯 奈杰尔 Kinetis K系列MCU Re: FRDM-K64F PIT on different Rev boards 啊哈!谢谢。是的,我的三个芯片上都装了那个面罩。我很惊讶,你们的AI引擎(到目前为止,我觉得它非常有用)竟然没有提出这个问题!是否有建议的解决方法?延迟或失败?是的, PIT->MCR = 0x1; 应该单独一行, 肯定是在剪切粘贴过程中丢失了。 Re: FRDM-K64F PIT on different Rev boards 嗨@ve3id 感谢您的帖子! 请检查勘误表 e7914 是否适用于您的 MCU: Kinetis_K_1N83J.pdf 我在 FRDM-K64F REV F1 上测试过,可以正常工作,我使用了 SDK 2.11.0 和 MCUXpresso IDE 25.06。 另外,我注意到您分享的代码中,在启用 SCGC6 的代码里,有一行“PIT->MCR = 0x1”作为注释,我想确认一下这是否是帖子中的笔误。 Re: FRDM-K64F PIT on different Rev boards 嗨@ve3id 勘误表中提到的解决方法是在写入 PIT_MCR 寄存器之前先读取该寄存器。 我以SDK中的PIT示例为基础,在FRDM板REV F1上测试您正在进行的操作,并进行了如下修改: carlos_o_0-1790096350978.pngcarlos_o_0-1790096350978.pngcarlos_o_0-1790096350978.png 运行正常,没有任何问题。 Re: FRDM-K64F PIT on different Rev boards 我已将初始化代码更改为以下内容,但问题仍然存在: 延迟(10); volatile uint32_t PIT_MCR_read = PIT->MCR; // 为了解决 1N83J 掩码集勘误表中的问题(2026-09-22 NWJ) PIT->MCR = 0x1; // 启用 PIT 定时器 PIT->CHANNEL[0].LDVAL = 5999999; // 设置重载值为 100 毫秒 PIT->CHANNEL[0].TCTRL = 0x03; // 开启 PIT 定时器 0,中断开启 Re: FRDM-K64F PIT on different Rev boards 我甚至把延迟时间改成了 100 微秒,但 PIT 仍然没有反应。
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在线ECC验证方法 你好, 我正在研究 iMX8M Plus 在外部 DDR 内存上的内联 ECC 实现。 ECC 似乎正在工作(U-Boot 修改已完成,EDAC 驱动程序出现在 Linux 中,/sys/devices/system/edac/mc/mc0/ 虚拟文件存在)。 我正在寻找测试和验证该保护措施的方法。 我的理解是,错误注入不可能直接发生在数据本身,而是必须破坏 ECC 奇偶校验位。 AN 13566 第 3.2.9 节声明:“有关此功能的更多信息可应要求提供。” 我该如何获取这些信息?NXP方面是否有专门的联系人/渠道负责此事? 先感谢您, Re: Inline ECC validation method 你好, 我正在使用外置DDR在i.MX 8M Plus上实现内联ECC。ECC 似乎工作正常:U-Boot 已配置,Linux EDAC 驱动程序已激活,并且 /sys/devices/system/edac/mc/mc0/ 存在。 现在我想通过故意生成可纠正和不可纠正的错误来验证 ECC 保护。 AN13566,第 3.2.9 节,声明指出,可以通过使用 ECC_REGION_PARITY_LOCK 解锁 ECC 区域并覆盖 ECC 奇偶校验位来注入内联 ECC 错误。文中还提到,如有需要,可提供有关此功能的更多信息。 Re: Inline ECC validation method 你好, 当然可以,但需要您创建一个支持工单。 https://support.nxp.com/s/?language=en_US 您可以在请求正文中提及我,以便我跟踪工单并提供所需材料。 此致敬礼/Saludos, 阿尔多。
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FRDM-K64F PIT on different Rev boards Hi, I am experimenting with radio networking using six FRDM-K64F boards equipped with nrf23l01 transceivers. I am splitting a second into ten time slots, the idea being that a transmission in slot 1 gets repeated in time slot 2, time slot 2 into time slot 3 etc for relaying. So I am using PIT to generate interrupts at 100 ms periods, which I have checked on a scope. On three boards, rev C,F, and F this is working fine and I am seeing the data on air being repeated.  However with the three rev F1 boards my transmit routine gets hung waiting for time slot 1 to come around. I am not getting the interrupt! Does anybody know what changed between, say rev F and Rev F1 that would cause this behaviour? Here is my init routine: SIM->SCGC6 |= SIM_SCGC6_PIT_MASK; // Turn on clock to to the PIT PIT->MCR = 0x1; // Enable PIT timers PIT->CHANNEL[0].LDVAL = 5999999; // Set reload value to 100mS PIT->CHANNEL[0].TCTRL = 0x03; // Turn PIT timer 0 on, interrupts on and in main: NVIC_EnableIRQ(PIT0_IRQn); // Enable PI timer, ch 0 interrupt and the ISR: void PIT0_IRQHandler(void) { /* Clear interrupt flag */ PIT->CHANNEL[0].TFLG = PIT_TFLG_TIF_MASK; NVIC_ClearPendingIRQ(PIT0_IRQn); // Clear pending PI timer, ch 0 interrupt //scope_trigger(); time_slot +=1; if (time_slot >10) time_slot=0; __DSB(); // Add for ARM errata 838869, affects Cortex-M4 } any help appreciated! cheers nigel Kinetis K Series MCUs Re: FRDM-K64F PIT on different Rev boards Aha! Thanks for that. Yes I have that mask on all three chips. I'm surprised that your AI engine that I have found very useful so far did not bring that up! Is there a suggested work-around? A delay or nops maybe? And yes, the PIT->MCR = 0x1; should be on a separate line, the   must have have slipped out during cut and paste. Re: FRDM-K64F PIT on different Rev boards Hi @ve3id  Thank you for your post!  Please review if the errata e7914 applies for your MCU: Kinetis_K_1N83J.pdf I've tested it in FRDM-K64F REV F1 and it works, I used SDK 2.11.0 and MCUXpresso IDE 25.06. Also, I notice that in the code you share the "PIT->MCR = 0x1;" is included as a comment in the enablement of the SCGC6, I only want to confirm if that is a typo in the post Re: FRDM-K64F PIT on different Rev boards Hi @ve3id  The workaround mentioned with the errata is to put a read of the PIT_MCR register before writing it. I use the PIT example of the SDK as base to test what you are doing in a FRDM board REV F1, I modified as following  carlos_o_0-1790096350978.pngcarlos_o_0-1790096350978.pngcarlos_o_0-1790096350978.png It works without issues.  Re: FRDM-K64F PIT on different Rev boards I even changed the delay to 100 us and still no PIT action Re: FRDM-K64F PIT on different Rev boards I've changed my init code to this and still have the same problem: delay(10); volatile uint32_t PIT_MCR_read = PIT->MCR; // to overcome problem in 1N83J mask set errata 2026-09-22 NWJ PIT->MCR = 0x1; // Enable PIT timers PIT->CHANNEL[0].LDVAL = 5999999; // Set reload value to 100mS PIT->CHANNEL[0].TCTRL = 0x03; // Turn PIT timer 0 on, interrupts on
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ls1043a - Linux BSP 中是否应该启用 thermal_zone5? <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 我正在使用 ls1043 处理器的参考板 ls1043ardb,遇到了散热子系统的问题。我看到的错误是: [ 116.704475] thermal thermal_zone5:已达到临界温度 (104°C),正在关闭 虽然看起来有点零星,但一旦出现,通常会在启动后不久发生。它并非总是发生。当系统稳定时,thermal_zone5 的温度始终为 0。 dts 文件 fsl-ls1043a.dtsi 中已激活 thermal_zone0 - thermo_zone5。( fsl-ls1043a.dtsi\freescale\dts\boot\arm64\arch - qoriq-components/linux - 用于 QorIQ 支持的 Linux 树) 问题是 ls1043 是否应该启用 thermal_zone5?查阅“QorIQ LS1043A 参考手册,修订版 5,04/2019”第 35.1.1 章“本地温度传感器位置”,我可以看到一个表格,其中指出 ls1043 的温度传感器 ID 为 0-4,而 ID 5-15 被标记为保留。hte dtsi 文件是否启用 thermal_zone5,并且在 ls1043 中是否可用? 谢谢, 彼得 Re: ls1043a - should thermal_zone5 be active in the Linux BSP? 你好, 我们在运行 Linux 4.19.68 的 LS1043A 平台上也遇到了类似的问题。 系统偶尔会报告: Thermal_zone5:温度已达临界值(104℃),正在关闭   观察发现,热区 0-4 通常彼此密切相关,而热区 5 经常报告明显不同的值,并且与其他区域的行为不同。   停机前,各热区报告的值与以下值类似: thermal_zone0: 75000 thermal_zone1:76000 thermal_zone2:76000 thermal_zone3:75000 thermal_zone4:74000 thermal_zone5:0 NXP 在之前的回复中提到 thermal_zone5 的值不确定,并将在未来的 LSDK 版本中提供修复程序。 请问这个问题是否已经修复?如果已修复,请问是哪个 LSDK/内核版本包含了该修复? 谢谢。 Re: ls1043a - should thermal_zone5 be active in the Linux BSP? 我在最新的LSDK 20.12(内核版本5.4.47)上也遇到了类似的问题。 [ 2115.927267] thermal thermal_zone1:已达到临界温度(85°C),正在关闭 [ 2116.951246] thermal thermal_zone1:已达到临界温度(85°C),正在关闭 [ 2117.975285] thermal thermal_zone1:已达到临界温度(85°C),正在关闭 请问是否有任何变通方法可以解决这个问题? 这个问题的根本原因是什么? Re: ls1043a - should thermal_zone5 be active in the Linux BSP? <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 我们已确认该问题,目前热区 5 报告的值不确定,可能会在任何随机时间点导致此类问题。我们将在即将发布的 LSDK 版本中提供正式修复程序。 目前你可以从 dtsi 中移除热区 5,看看是否有帮助。
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Where can I obtain the AN12064 document? Where can I obtain the AN12064 document? Evaluation Board
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S32K3 浮動小数点設定ファイル こんにちは、チームの皆さん、 私のプロジェクトでは、浮動小数点数データを使用して算術演算を行おうとしていますが、計算が期待どおりに行われません。 #define macro -31.374 UTILS PRINTF を使用してマクロ値を表示しようとすると、 -32.374 になります。同様に他の値についても、値は1ずつ増加します。 そのため、計算結果が期待通りにならなかった。 これに関して何か設定ファイル(cfg)を作成する必要はありますか? 現在の目標設定 nirmal_masilamani_0-1790009448678.pngnirmal_masilamani_0-1790009448678.png Re: S32K3 Floating point cfg こんにちは、 @nirmal_masilamani さん。 「UTILS PRINTF」とは具体的に何を指しているのか教えていただけますか? どのように計算を行っていますか?結果は浮動小数点変数に格納されますか?はいの場合、デバッガーで確認した時点で既に変数に誤った値が含まれているのでしょうか、それとも問題はそれを印刷した時のみ発生するのでしょうか? BR、VaneB Re: S32K3 Floating point cfg こんにちは、 @VaneB さん。 サポートありがとうございます。はい、問題はPRINTF関数にありました。デバッグ中に正しいデータを読み取ることができました。
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MCSPTR2AK396 — resolver excitation limits? Hello! I'm working with the MCSPTR2AK396 development kit (S32K396, 3-phase PMSM with resolver, 3-shunt FOC). I'm using the stock resolver-to-digital chain: SGEN → SDADC → DSPSS → eTPU RESOLVER function. As far as I understand, the stock excitation frequency is 10 kHz (SGEN sine wave driving the resolver excitation winding), and the eTPU RESOLVER processes angle updates every 50 µs with a 16+16 sample buffer from SDADC, with a slow PI regulator adjusting the excitation phase shift. But I have a questions. What is the exact resolver model used in the MCSPTR2AK396 kit? A datasheet reference would be very helpful. What is the maximum excitation frequency this resolver ? Can SGEN be raised, for example, to 100 kHz without modifying anything except SGEN registers? Or does the SDADC/DSPSS/eTPU chain, or the analog sin/cos filters, impose a hard limit well below that? What is the minimum excitation frequency allowed by the resolver itself, and what is the recommended range? If higher excitation is possible, what else must be reconfigured — SDADC sampling rate, DMA buffer transfer, eTPU HSR rate, excitation phase-shift regulator gains, analog filters? Thank you. Re: MCSPTR2AK396 — resolver excitation limits? Hello, What is the exact resolver model used in the MCSPTR2AK396 kit? On the TG Drives motor manufacturer's website, there is a configurator that lists three possible resolver options: ER5Kd411, TS2620N21E11, and RE-15-1-A15. If I remember correctly requested was lowest-cost resolver option, which was the ER5Kd411 from ATAS Náchod. https://www.atas.cz/files/ER5Kd.pdf The exact type could be determined by opening the rear cover. The MCSPTR2AK396 resolver solution is designed and validated at 10 kHz excitation. While SGEN supports frequencies up to 50 kHz according to the application note, operation above 10 kHz requires reconfiguration and validation of the SDADC, DSPSS, DMA, eTPU resolver processing and analog signal-conditioning chain. In addition, for resolvers such as TS2620N21E11 we only found a published nominal excitation specification of 7 Vrms at 10 kHz; no supported excitation-frequency range is specified in the available resolver datasheet. Therefore, operation at 100 kHz cannot be recommended based on available documentation. Best regards, Peter
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AN12064書類はどこで入手できますか? AN12064書類はどこで入手できますか? 評価ボード
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MCSPTR2AK396 — レゾルバの励起限界? こんにちは!MCSPTR2AK396開発キット(S32K396、リゾルバ付き3相PMSM、3シャントFOC)を使っています。私は標準のリゾルバからデジタルへのチェーン、つまりSGEN → SDADC → DSPSS → eTPU RESOLVER関数を使用しています。 私の理解では、標準の励起周波数は10kHz(SGEN正弦波がレゾルバ励起巻線を駆動)であり、eTPUレゾルバはSDADCからの16+16サンプルバッファを使用して50µsごとに角度更新を処理し、低速PIレギュレータで励起位相シフトを調整します。しかし、私には疑問があります。 MCSPTR2AK396キットで使われている正確なリゾルバーモデルは何ですか?データシートの参照情報があると大変助かります。 このレゾルバの最大励起周波数はどれくらいですか?例えば、SGENをSGENレジスタ以外に変更せずに100 kHzに上げることは可能でしょうか?それともSDADC/DSPSS/eTPUチェーンやアナログのsin/cosフィルターが、それよりはるかに低い厳しい制限を課しているのでしょうか? レゾルバ自体が許容する最小励起周波数はどれくらいですか?また、推奨される範囲はどれくらいですか? より高い励起が可能なら、他に何を再構成する必要がありますか — SDADCサンプリングレート、DMAバッファ転送、eTPU HSRレート、励起位相シフトレギュレータゲイン、アナログフィルターなど? よろしくお願いします。 Re: MCSPTR2AK396 — resolver excitation limits? こんにちは、 MCSPTR2AK396キットで使われている正確なリゾルバーモデルは何ですか? TG Drivesモーターメーカーのウェブサイトには、ER5Kd411、TS2620N21E11、RE-15-1-A15という3つのレゾルバオプションを表示するコンフィギュレーターがあります。 私の記憶が正しければ、最も低価格なリゾルバの選択肢が求められており、それはATAS Náchod社のER5Kd411でした。 https://www.atas.cz/files/ER5Kd.pdf 正確なタイプはリアカバーを開けて確認できました。 MCSPTR2AK396レゾルバソリューションは、10kHzの励起周波数で設計および検証されています。SGENはアプリケーションノートによると最大50kHzまでの周波数をサポートしていますが、10kHz以上の動作にはSDADC、DSPSS、DMA、eTPUリゾルバプロセッシングおよびアナログ信号調整チェーンの再構成と検証が必要です。さらに、TS2620N21E11などのレゾルバについては、10kHzで7Vrmsという公称励起仕様しか公表されておらず、利用可能なレゾルバのデータシートには、サポートされる励起周波数範囲は記載されていません。したがって、利用可能なドキュメントに基づき100 kHzでの運用は推奨できません。 よろしくお願いいたします。 ピーター
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インラインECC検証方法 こんにちは、 私はiMX8M Plusの外部DDRメモリ向けにインラインECCの実装に取り組んでいます。 ECCは動作しているようです(U-Bootの修正完了、LinuxにEDACドライバーが表示され、/sys/devices/system/edac/mc/mc0/仮想ファイルも存在します)。 保護機能をテストし、検証する方法を探しています。 私の理解では、データ自体にエラーを注入することは不可能であり、代わりにECCパリティビットを破損させる必要があるということです。 AN 13566 セクション 3.2.9同社は「この機能に関する詳細情報は、ご要望に応じて提供いたします」と述べている。 この情報はどのように依頼すればよいのでしょうか?この件に関して特定のNXPの連絡先やチャネルはありますか? よろしくお願いします、 Re: Inline ECC validation method こんにちは、 私は外部DDRを搭載したi.MX 8M PlusにインラインECCを実装しています。ECCは正常に動作しているようです:U-Bootの設定済み、LinuxのEDACドライバが有効、/sys/devices/system/edac/mc/mc0/が存在します。 次に、意図的に訂正可能なエラーと訂正不可能なエラーを生成することで、ECC保護機能を検証したいと思います。 AN13566、セクション3.2.9、インラインECCエラーは、ECC_REGION_PARITY_LOCKを用いてECC領域を解除し、ECCパリティビットを上書きすることで注入できると述べています。また、この機能に関する詳細情報はリクエストに応じて提供されるとも記載されている。 Re: Inline ECC validation method こんにちは、 もちろん提供は可能ですが、この件にはサポートチケットを作成する必要があります https://support.nxp.com/s/?language=en_US リクエストの本文に私の名前を記載していただければ、チケットの追跡や資料の提供ができます。 よろしくお願いいたします。 アルド。
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ls1043a - should thermal_zone5 be active in the Linux BSP? I work on with the reference board for ls1043 processor ls1043ardb and having an issue with the thermal subsystem. The error I see is:  [ 116.704475] thermal thermal_zone5: critical temperature reached (104 C), shutting down It seems a bit sporadic but when it comes it comes quite soon after boot. It does not come all the time. When the system is stable the temperature from thermal_zone5 is always 0. The dts file fsl-ls1043a.dtsi have thermal_zone0 - thernal_zone5 active. (fsl-ls1043a.dtsi\freescale\dts\boot\arm64\arch - qoriq-components/linux - Linux Tree for QorIQ support ) The question is if ls1043 should have thermal_zone5 active? Looking in to the "QorIQ LS1043A Reference Manual, Rev. 5, 04/2019" chapter 35.1.1 "Local temperature sensor placement" I can read a table saying that the ls1043 have Temperature sensor ID 0-4 while ID 5-15 is marked as reserved. Is it correct that hte dtsi file enables thermal_zone5 and is it available in ls1043? Thanks, /Peter Re: ls1043a - should thermal_zone5 be active in the Linux BSP? Hello, We are seeing a similar issue on an LS1043A platform running Linux 4.19.68. The system occasionally reports: thermal thermal_zone5: critical temperature reached (104 C), shutting down   One observation is that thermal zones 0-4 generally track each other closely, while thermal_zone5 often reports significantly different values and behaves differently from the other zones.   Prior to shutdown, the thermal zones report values similar to: thermal_zone0: 75000 thermal_zone1: 76000 thermal_zone2: 76000 thermal_zone3: 75000 thermal_zone4: 74000 thermal_zone5: 0 In a previous reply, NXP mentioned that thermal_zone5 values were indeterminate and that a fix would be provided in a future LSDK release. Could you please confirm whether this issue was ever fixed, and if so, which LSDK/kernel release contains the fix? Thanks. Re: ls1043a - should thermal_zone5 be active in the Linux BSP? I am also facing the similar issue on the latest LSDK 20.12, Kernel 5.4.47.  [ 2115.927267] thermal thermal_zone1: critical temperature reached (85 C), shutting down [ 2116.951246] thermal thermal_zone1: critical temperature reached (85 C), shutting down [ 2117.975285] thermal thermal_zone1: critical temperature reached (85 C), shutting down Could you please let me know if any workaround is available to fix this? What is the root cause of this issue? Re: ls1043a - should thermal_zone5 be active in the Linux BSP? We acknowledge the issue, currently the values reported by thermal zone 5 are indeterminate and can cause such issue at any random point We will be providing an official fix in our upcoming LSDK releases. For now you can remove thermal zone 5 from your dtsi  and see if it helps
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FRDM-i.MX95の外部JTAGデバッガ接続で、期待されるJTAG信号が出力されない。 こんにちは、 FRDM-i.MX95ボードに外部JTAGデバッガを接続しようとしています。 基板の回路図によると、JTAG/DAP信号はPCB上のテストポイントに配線されているようで、関連する一部の部品はDNP(未実装)とマークされている。 これに基づき、基板を以下のように改造しました。 テストポイントからのJTAG信号をコネクテッド JTAG/DAP信号経路に関連するDNP抵抗器を取り付けました 外部デバッガ用のコネクタを追加しました VTref、GND、TCK、TMS、TDI、TDO、RESETを外部デバッガにコネクテッド しかし、デバッガやボード側からの期待されるJTAG信号の出力は観測できません。 例えば、デバッガ接続シーケンス中にTCK/TMS/TDIが期待どおりに表示されない。 以下の点を確認していただけますか? 上記の改造方法は、外部JTAGデバッガをFRDM-i.MX95ボードに接続するのに正しいのでしょうか? 外部JTAG/DAPインターフェースを有効にするために追加の抵抗、ジャンパー、はんだブリッジ、基板の改造などが必要ですか? 外部デバッガがJTAG信号の駆動を開始する前に、VTref電圧レベルや電源シーケンスに関する要件はありますか? FRDM-i.MX95上のi.MX95は、JTAG/DAPインターフェースにアクセスできるようになる前に、ブートモード、ヒューズ設定、セキュリティ設定、ソフトウェア初期化が必要ですか? 外部JTAGデバッガはこのボード上でCortex-A55、Cortex-M33、Cortex-M7コアに直接アクセスできますか?それともブートローダーやファームウェアによる追加の初期化が必要ですか? FRDM-i.MX95で外部デバッガを使用する際に推奨されるコネクタピンの割り当てや、参照変更ガイドはありますか? FRDM-i.MX95ボードで外部JTAGデバッグを有効にするためのガイダンスや回路図の参考、必要な改造の詳細を教えていただけるとありがたいです。 よろしくお願いいたします。 Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals 1. あなたの修正方法は正しいですか? 原則的には、そうです。 FRDM回路図に以下が含まれている場合: TCK TMS TDI TDO nTRST または RESET VTref GND テストポイントやDNP(デジタルノイズプロテクタリング)オプションを通して信号を取り出し、それらの信号をコネクタにルーティングするのが、一般的に正しいアプローチです。 しかし、回路図自体が検索結果に返ってこなかったため、 必要なDNP抵抗 がすべて入力されているかは確認できません。ユーザーマニュアルにはJTAG回路は含まれていません。 2. なぜTCK/TMS/TDIの活性が見られないのでしょうか? 通常、JTAGプローブが接続されると: TCK/TMS/TDIはデバッガによって駆動されます。 ターゲットボードはそれらを生成しません。 TCK/TMSで全く切り替えが見られない場合: 最も一般的な原因その1:VTrefが検出されない 多くのプローブ(Lauterbach、J-Link、PE Micro、ULINKなど)は、VTrefが存在し、かつ有効な範囲内にあるまでJTAGピンを駆動しません。 確認: コネクタにおけるVTref電圧。 共通接地接続。 プローブソフトウェアは目標電圧を報告します。 FRDM-i.MX95の場合、DAP I/O電源は3.3Vドメイン(NVCC_CCM_DAP)に関連しているようです。ボードのドキュメントには、このドメインがVDD_3V3から電源を供給されていることが示されています。 最も一般的な原因その2:ボードに電源が供給されていない ほとんどのデバッガは、センシングのためだけにVTrefを使用します。 それらは標的に電力を供給しない。 確認する: 基板はJ25から給電されます。 PMICが起動しました。 VDD_3V3が存在します。 基板のLEDが点灯しています。 この基板には外部PD電源が必要です。 最も一般的な原因その3:信号ルーティングの再作業の不足 JTAGパスに以下が含まれる場合: 0Ω DNP抵抗器 絶縁抵抗 代替の詰め物オプション 抵抗が1つでも欠けていると、TCK/TMSが切断されることがあります。 回路図は検索結果に含まれていないため、正確な抵抗数リストを検証できません。 最も一般的な原因その4:ピンマッピングの間違い オームメーターで確認してください。 プローブピン → コネクタピン → 抵抗器 → テストポイント → i.MX95 ボール。 テストポイントラベルが標準的なARM 20ピンの順序と一致しているとは限りません。 3. 特別な起動モードが必要ですか? セキュリティ保護されていないデバイスの場合: JTAGクロックの動作を監視するだけであれば、ブートモードは必要ないはずです。 TCK/TMSは、デバッガがVTrefを検出してスキャンシーケンスを開始するとすぐに切り替わるはずです。 ブートスイッチは以下に影響します: eMMCブート SDブート シリアルダウンローダー そして、これらはデバッガがTCKを生成するかどうかとは無関係です。 4. セキュリティ設定やヒューズは関係していますか? 可能性はある。 i.MX95は認証済みデバッグおよびデバッグアクセス制御を実装しています。[i.MX95RM_Rev4 | PDF] 、 [i.MX95RM_Rev2 | PDF] 、 [i.MX95 Sec...2026-final | PowerPoint] しかし: セキュリティ設定は通常、デバッグアクセスを妨げます。 通常、それらはデバッガがTCK/TMS自体を生成することを妨げるものではありません。 TCK活性が全く見られないとの報告ですので、まずは以下を調査します。 VTref プローブ構成 ケーブルのピン配列 人口に関する選択肢が不足しています セキュリティを疑う前に。 5. A55、M33、M7はデバッグ可能か? i.MX95デバッグアーキテクチャは以下をサポートしています: コルテックス-A55 Cortex-M33 Cortex-M7 CoreSight/DAPインフラストラクチャを通じて。[i.MX95RM_Rev2 | PDF] 、 [i.MX95RM_Rev5 | PDF] シリコンの能力の観点から見ると、はい、そうです。 すべてのドメインがすぐに表示されるかどうかは、以下の要因によって決まります。 システムの状態、 セキュリティ構成、 デバッガのサポート。 しかし、デバッガがDAP自体を検出するために、通常は追加のブートローダー初期化は必要ありません。 推奨寸法 基板の再加工を行う前に、以下の点を確認します。 パワー VTref = ?V VDD_3V3 が存在する ボードは正常に起動しています 連続 TCKコネクタ ↔ SoCパス TMSコネクタ↔SoCパス TDIコネクタ↔SoCパス TDOコネクタ↔SoCパス リセットコネクタ ↔ SoCパス プローブ側 デバッガソフトはターゲット電圧を報告しますか? 「ターゲット検出」と表示されますか? JTAGチェーンスキャンが試行されたと報告されますか? オシロスコープ プローブを直接以下へ: デバッガーコネクタピン SoC側テストポイント 接続試行中。 デバッガーコネクタにTCKが存在するのに、SoCテストポイントにTCKが存在しない場合、問題はほぼ間違いなく基板の再加工にある。 Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals 再開まで今しばらくお待ちください。 外部JTAGデバッガー接続を見直したところ、 問題は、FRDM-i.MX95 ボードと 外部JTAGデバッガ。 JTAG信号線を短くして再配置した後、デバッガは ターゲットを正しく検出することができ、JTAG信号は次のように観測された。 期待される。 そのため、この問題はJTAG配線の改良によって解決されました 長さと接続品質。 ご協力いただき、改めて感謝申し上げます。 Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals @kuni1こんにちは。デバッガーをアタッチできた方法について、何か最新情報や情報を提供していただけますか?リセット線は基板のどこに、どのように接続しましたか?どのデバッグコネクタを使用していますか?(J-Link、MCU-Linkなど) 現在、FRDMボードにデバッガーを接続しようとしていますが、同様の問題に直面しています。どなたかご助言いただけると大変助かります。 よろしくお願い申し上げます。
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Inline ECC validation method Hello,  I am working on Inline ECC implementation for iMX8M Plus on external DDR memory. ECC appears to be working (U-Boot modifications done, EDAC driver showing up in Linux, /sys/devices/system/edac/mc/mc0/ virtual files are present). I'm looking for ways to test and validate the protection. My understanding is that error injection is not possible into the data itself, and that ECC parity bits must be corrupted instead. AN 13566 section 3.2.9 states : "Further information on this feature is available on request." How can I request this information ? Is there a specific NXP contact/channel for this ? Thank you in advance, Re: Inline ECC validation method Hello, I am implementing Inline ECC on an i.MX 8M Plus with external DDR. ECC appears to be working correctly: U-Boot has been configured, the Linux EDAC driver is active, and /sys/devices/system/edac/mc/mc0/ is present. I would now like to validate the ECC protection by deliberately generating correctable and uncorrectable errors. AN13566, section 3.2.9, states that Inline ECC errors can be injected by unlocking the ECC region using ECC_REGION_PARITY_LOCK and overriding the ECC parity bits. It also mentions that further information on this feature is available on request.  Re: Inline ECC validation method Hello, Sure we can provide it, but for this I would require you to create a support ticket https://support.nxp.com/s/?language=en_US You may mention me in the body of the request so I can track the ticket and provide the material. Best regards/Saludos, Aldo.
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S32K3 浮点配置 各位团队成员,大家好! 在我的项目中,我尝试使用浮点数据进行算术运算,但计算结果并未按预期进行。 #define 宏 -31.374 当我尝试使用 UTILS PRINTF 函数在宏中打印值时,我得到的是 -32.374。类似地,其他值的值也递增 1。 正因如此,我的计算结果才没有按预期进行。 我需要为此修改什么配置文件吗? 我目前的目标设定 nirmal_masilamani_0-1790009448678.pngnirmal_masilamani_0-1790009448678.png Re: S32K3 Floating point cfg 你好@nirmal_masilamani 请问您能否解释一下“UTILS PRINTF”是什么意思? 你是如何进行计算的?结果是否存储在浮点变量中?如果是,那么在调试器中查看变量时,该变量是否已经包含错误的值,还是只有在打印该变量时才会出现问题? BR,VaneB Re: S32K3 Floating point cfg 你好@VaneB , 感谢您的支持,是的,问题出在 PRINTF 函数上,调试时我能够读取到正确的数据。
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FRDM-i.MX95 上的外部 JTAG 调试器连接未输出预期的 JTAG 信号 你好, 我正在尝试将外部 JTAG 调试器连接到 FRDM-i.MX95 板。 根据板原理图,JTAG/DAP 信号似乎被连接到 PCB 上的测试点,一些相关元器件被标记为 DNP。 基于此,我对电路板进行了如下修改: 连接测试点的 JTAG 信号 安装与 JTAG/DAP 信号路径相关的 DNP 电阻器 添加了外部调试器的连接器 将 VTref、GND、TCK、TMS、TDI、TDO 和 RESET 连接到外部调试器 但是,我无法从调试器/电路板端观察到预期的 JTAG 信号输出。 例如,在调试器连接序列期间,TCK/TMS/TDI 没有按预期出现。 请您确认以下几点? 上述修改方法是否适用于将外部 JTAG 调试器连接到 FRDM-i.MX95 板? 要启用外部 JTAG/DAP 接口,是否需要额外的电阻器、跳线、焊桥或板修改? 外部调试器开始驱动 JTAG 信号之前,VTref 电压等级或电源时序是否有任何要求? FRDM-i.MX95 上的 i.MX95 在 JTAG/DAP 接口可访问之前是否需要任何启动模式、熔丝设置、网络安全设置或软件初始化? 外部 JTAG 调试器能否直接访问该板上的 Cortex-A55、Cortex-M33 和 Cortex-M7 内核,还是需要引导加载程序/固件进行额外的初始化? 在使用 FRDM-i.MX95 时,是否有推荐的连接器引脚分配或参考修改指南,以便将外部调试器与 FRDM-i.MX95 配合使用? 如果您能提供在 FRDM-i.MX95 板上启用外部 JTAG 调试的任何指导、原理图参考或所需修改细节,我将不胜感激。 顺祝商祺! Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals 1. 你的修改方法是否正确? 原则上,是的。 如果 FRDM 原理图显示: TCK TMS TDI TDO nTRST 或 RESET VTREF GND 通过测试点和 DNP 填充选项,然后将这些信号路由到连接器通常是正确的方法。 但是,由于搜索结果中没有返回原理图,因此我无法确认所有必需的 DNP 电阻器是否都已安装到位。用户手册中不包含 JTAG 电路图。 2. 为什么检测不到 TCK/TMS/TDI 活性? 通常情况下,当连接 JTAG 探针时: TCK/TMS/TDI 由调试器驱动。 目标板不会生成它们。 如果您在 TCK/TMS 上完全看不到任何切换: 最常见原因 1:未检测到 VTref 许多探针(Lauterbach、J-Link、PE Micro、ULINK 等)只有在 VTref 存在且在有效范围内时才会驱动 JTAG 引脚。 检查: 连接器处的 VTref 电压。 共用接地连接。 探针软件会报告目标电压。 对于 FRDM-i.MX95,DAP I/O 电源似乎与 3.3 V 功能域 (NVCC_CCM_DAP) 有关。板文档显示该功能域由VDD_3V3供电。 最常见原因二:电路板未通电 大多数调试器仅使用 VTref 进行检测。 它们不会为目标提供动力。 核实: 电路板由 J25 供电。 PMIC启动。 VDD_3V3 存在。 电路板上的LED指示灯亮起。 该板需要外部PD电源。 最常见原因#3:缺少信号路由重构 如果 JTAG 路径包含: 0Ω DNP电阻器 隔离电阻器 其他馅料选择 即使缺少一个电阻,也可能导致 TCK/TMS 断开连接。 由于搜索结果中没有原理图,我无法核实电阻器的确切配置。 最常见原因#4:引脚映射错误 用欧姆表验证: 探针引脚 → 连接器引脚 → 电阻器 → 测试点 → i.MX95 球。 不要假设测试点标签与标准的 ARM 20 引脚顺序一致。 3. 是否需要特殊的启动模式? 对于不安全的设备: 观察 JTAG 时钟活动不应该需要启动模式。 一旦调试器检测到 VTref 并开始扫描序列,TCK/TMS 就应该切换。 启动开关会影响: eMMC启动 SD启动 序列号下载器 这与调试器是否生成 TCK 无关。 4. 是否涉及安全设置/熔丝? 有可能。 i.MX95 实现了认证调试和调试访问控制。[i.MX95RM_Rev4 | PDF] 、 [i.MX95RM_Rev2 | PDF] 、 [i.MX95 Sec...2026-final | PowerPoint] 然而: 网络安全设置通常会阻止成功的调试访问。 它们通常不会阻止调试器生成 TCK/TMS 本身。 由于您报告完全没有 TCK 活性,我首先会调查以下问题: VTREF 探针配置 电缆引脚排列 缺失的人口选项 在怀疑网络安全之前。 5. A55、M33 和 M7 可以调试吗? i.MX95调试架构支持: Cortex-A55 Cortex-M33 Cortex-M7 通过 CoreSight/DAP 基础设施。[i.MX95RM_Rev2 | PDF] , [i.MX95RM_Rev5 | PDF] 所以从硅芯片的性能角度来看,是的。 所有功能域是否立即可见取决于: 系统状态, 网络安全配置, 支持调试器。 但调试器通常不需要额外的引导加载程序初始化即可检测到 DAP 本身。 推荐测量方法 在进一步修改电路板之前,我会检查以下几点: 电源 VTref = ?V VDD_3V3 存在 板正常启动 连续性 TCK 连接器 ↔ SoC 路径 TMS连接器↔SoC路径 TDI 连接器 ↔ SoC 路径 TDO 连接器 ↔ SoC 路径 RESET 连接器 ↔ SoC 路径 探针侧 调试软件是否报告目标电压? 它是否显示“检测到目标”? 它是否报告尝试进行 JTAG 链扫描? 示波器 直接探测: 调试器连接器引脚 SoC侧测试点 连接尝试期间。 如果调试器连接器处存在 TCK,但 SoC 测试点处不存在 TCK,则问题几乎肯定出在电路板返工上。 Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals 感谢您的支持。 我们检查了外部 JTAG 调试器连接,发现 问题是由FRDM-i.MX95板和电路板之间的线路长度引起的。 外部 JTAG 调试器。 缩短并重新排列 JTAG 信号线后,调试器…… 能够正确检测到目标,并观察到了JTAG信号。 预期的。 因此,通过改进JTAG接线方式,这个问题已经得到解决。 长度和连接质量。 再次感谢您的帮助。 Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals @kuni1你好,请问你能否提供一些关于如何附加调试器的最新进展或信息?你是如何将 RESET 线连接到电路板上的?你使用的是哪种调试连接器?(J-Link、MCU-Link 等) 我目前也遇到了同样的问题,无法将调试器连接到我的FRDM板,非常感谢您的帮助。 谢谢
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ls1043a - Linux BSPでthermal_zone5アクティブであるべきですか? <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 私はLS1043プロセッサのリファレンスボード、LS1043ardbで作業していますが、サーマルサブシステムに問題が発生しています。表示されるエラーは以下のとおりです。 [ 116.704475] thermal thermal_zone5: 臨界温度に達しました (104 ℃)、シャットダウンします 発生頻度はやや不規則ですが、発生する場合は起動後すぐに起こります。いつも起こるわけではない。システムが安定している場合、thermal_zone5 の温度は常に 0 になります。 dtsファイルfsl-ls1043a.dtsiでは、thermal_zone0~thernal_zone5が有効になっています。(fsl-ls1043a.dtsi\freescale\dts\boot\arm64\arch - qoriq-components/linux - QorIQサポート用のLinuxツリー) 問題は、ls1043でthermal_zone5を有効にするべきかどうかです。「QorIQ LS1043A Reference Manual, Rev. 5, 04/2019」の第35.1.1章「ローカル温度センサの配置」を調べてみると、LS1043の温度センサID 0-4で、ID 5-15は予約済みと記されている表が読めます。dtsiファイルによってthermal_zone5が有効になり、ls1043で利用可能になるというのは正しいでしょうか? ありがとう、 ピーター Re: ls1043a - should thermal_zone5 be active in the Linux BSP? こんにちは、 Linux 4.19.68を搭載したLS1043Aプラットフォームでも同様の問題が発生しています。 システムは時折、以下のことを報告します。 thermal thermal_zone5: 臨界温度(104℃)に達したため、シャットダウンします   観察されたことの一つは、熱ゾーン0~4は概ね互いに近い値を示すのに対し、熱ゾーン5はしばしば著しく異なる値を報告し、他のゾーンとは異なる挙動を示すということである。   シャットダウン前に、熱ゾーンは次のような値を報告します。 thermal_zone0: 75000 熱ゾーン1: 76000 熱ゾーン2: 76000 熱ゾーン3: 75000 熱ゾーン4: 74000 熱ゾーン5: 0 以前の返信でNXPはthermal_zone5値は不確定であり、将来のLSDKリリースで修正を提供すると述べていました。 この問題が修正されたかどうか、もし修正されたならどのLSDK/カーネルリリースに修正が含まれているのか確認していただけますか? ありがとうございます。 Re: ls1043a - should thermal_zone5 be active in the Linux BSP? 私も最新のLSDK 20.12、カーネル5.4.47で同様の問題に直面しています。 [ 2115.927267] thermal thermal_zone1: 臨界温度に達したため、シャットダウンします (85℃) [ 2116.951246] thermal thermal_zone1: 臨界温度に達したため、シャットダウンします (85℃) [ 2117.975285] thermal thermal_zone1: 臨界温度に達したため、シャットダウンします (85℃) この問題を解決する回避策があれば教えていただけませんか? この問題の根本原因は何ですか? Re: ls1043a - should thermal_zone5 be active in the Linux BSP? <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 問題を認識しています。現在、サーマルゾーン5で報告される値は不確定で、任意のランダムなタイミングで問題を引き起こす可能性があります。今後のLSDKリリースで公式な修正を提供する予定です。 今のところ、DTSIからサーマルゾーン5を外してみて、改善するか試してみてはどうでしょうか
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External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals Hello, I am trying to connect an external JTAG debugger to the FRDM-i.MX95 board. According to the board schematic, the JTAG/DAP signals appear to be routed to test points on the PCB, and some related components are marked as DNP. Based on this, I modified the board as follows: Connected the JTAG signals from the test points Mounted the DNP resistors related to the JTAG/DAP signal path Added a connector for an external debugger Connected VTref, GND, TCK, TMS, TDI, TDO, and RESET to the external debugger However, I cannot observe the expected JTAG signal output from the debugger/board side. For example, TCK/TMS/TDI do not appear as expected during the debugger connection sequence. Could you please confirm the following points? Is the above modification method correct for connecting an external JTAG debugger to the FRDM-i.MX95 board? Are there any additional resistors, jumpers, solder bridges, or board modifications required to enable the external JTAG/DAP interface? Is there any requirement for VTref voltage level or power sequencing before the external debugger starts driving JTAG signals? Does the i.MX95 on FRDM-i.MX95 require any boot mode, fuse setting, security setting, or software initialization before the JTAG/DAP interface becomes accessible? Can the external JTAG debugger access the Cortex-A55, Cortex-M33, and Cortex-M7 cores directly on this board, or is additional initialization by the bootloader/firmware required? Is there any recommended connector pin assignment or reference modification guide for using an external debugger with FRDM-i.MX95? I would appreciate it if you could provide any guidance, schematic references, or required modification details for enabling external JTAG debugging on the FRDM-i.MX95 board. Best regards, Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals 1. Is your modification approach correct? In principle, yes. If the FRDM schematic exposes: TCK TMS TDI TDO nTRST or RESET VTref GND through test points and DNP stuffing options, then routing those signals to a connector is generally the correct approach. However, I cannot confirm that all required DNP resistors have been populated because the schematic itself was not returned by the search results. The user manual does not contain the JTAG circuitry. 2. Why would no TCK/TMS/TDI activity be seen? Normally, when a JTAG probe is connected: TCK/TMS/TDI are driven by the debugger. The target board does not generate them. If you see absolutely no toggling on TCK/TMS: Most common cause #1: VTref not detected Many probes (Lauterbach, J-Link, PE Micro, ULINK, etc.) will not drive JTAG pins until VTref is present and within a valid range. Check: VTref voltage at the connector. Common ground connection. Probe software reports the target voltage. For FRDM-i.MX95, the DAP I/O supply appears related to the 3.3 V domain (NVCC_CCM_DAP). The board documentation shows this domain powered from VDD_3V3. Most common cause #2: Board not powered Most debuggers use VTref for sensing only. They do not power the target. Verify: Board powered from J25. PMIC started. VDD_3V3 present. Board LEDs active. The board requires external PD power. Most common cause #3: Missing signal routing rework If the JTAG path contains: 0-Ω DNP resistors isolation resistors alternative stuffing options then missing even a single resistor can leave TCK/TMS disconnected. Since the schematic is not available in the search results, I cannot verify the exact resistor population list. Most common cause #4: Wrong pin mapping Verify with an ohmmeter: Probe pin → connector pin → resistor → test point → i.MX95 ball. Do not assume the test point labels match standard ARM 20-pin ordering. 3. Is a special boot mode required? For a non-secure device: No boot mode should be required just to observe JTAG clock activity. TCK/TMS should toggle as soon as the debugger detects VTref and starts a scan sequence. The boot switches affect: eMMC boot SD boot serial downloader and are unrelated to whether the debugger generates TCK. 4. Are security settings/fuses involved? Potentially. The i.MX95 implements authenticated debug and debug access control. [i.MX95RM_Rev4 | PDF], [i.MX95RM_Rev2 | PDF], [i.MX95 Sec...2026-final | PowerPoint] However: Security settings would usually prevent successful debug access. They would not normally prevent the debugger from generating TCK/TMS itself. Since you report no TCK activity at all, I would first investigate: VTref Probe configuration Cable pinout Missing population options before suspecting security. 5. Can A55, M33, and M7 be debugged? The i.MX95 debug architecture supports: Cortex-A55 Cortex-M33 Cortex-M7 through the CoreSight/DAP infrastructure. [i.MX95RM_Rev2 | PDF], [i.MX95RM_Rev5 | PDF] So from a silicon capability perspective, yes. Whether all domains are immediately visible depends on: system state, security configuration, debugger support. But no additional bootloader initialization is generally required for the debugger to detect the DAP itself. Recommended measurements Before further board rework, I would check: Power VTref = ? V VDD_3V3 present Board booting normally Continuity TCK connector ↔ SoC path TMS connector ↔ SoC path TDI connector ↔ SoC path TDO connector ↔ SoC path RESET connector ↔ SoC path Probe side Does the debugger software report target voltage? Does it show "target detected"? Does it report JTAG chain scan attempted? Oscilloscope Probe directly at: debugger connector pin SoC-side test point during connect attempt. If TCK is present at the debugger connector but absent at the SoC test point, the issue is almost certainly in the board rework. Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals Thank you for your support. We reviewed our external JTAG debugger connection and found that the issue was caused by the wiring length between the FRDM-i.MX95 board and the external JTAG debugger. After shortening and rearranging the JTAG signal wires, the debugger was able to detect the target correctly and the JTAG signals were observed as expected. Therefore, this issue has been resolved by improving the JTAG wiring length and connection quality. Thank you again for your assistance. Re: External JTAG debugger connection on FRDM-i.MX95 does not output expected JTAG signals @kuni1 Hi there, would you be able to provide any updates or information on how you were able to attach the debugger? Where/how did you attach the RESET wire to the board? What debugging connector are you using? (J-Link, MCU-Link, etc) I am currently facing the same issues trying to attach a debugger to my FRDM board, and any help would be greatly appreciated.  Thank you
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