How to use S32 Design Studio MCP Integration How to use S32 Design Studio MCP Integration，Are there any relevant materials and documents？ Re: How to use S32 Design Studio MCP Integration Hi,  unfortunately the documentation and usage examples are still in development. I hope it will be released soon for external use, but don't know the exact date. 

LX2160A: Pull down value on receiver for SerDes lanes not used Hello, Chip: LX2160A The application note AN5407 specifies pull down on SerDes lanes if not used:  If some SerDes lanes are a no-connect, pull down their receiver pins to GND. Could you tell me the pull down value please? Or should I connect the receiver pins directly to GND? Thanks. Re: LX2160A: Pull down value on receiver for SerDes lanes not used Hello, The AN5407 language "pull down their receiver pins to GND" is intentionally ambiguous about method — NXP's clarification is that a direct 0 Ω connection to GND is the correct and preferred approach. SerDes power-down Even with the RX pins tied to GND, if the SerDes block remains powered, AN5407 also recommends powering down unused lanes via firmware: configure the General Control 0 register during the PBI phase to power down unused SerDes lanes. If the entire SerDes block is already powered down, individual lane power-down is not needed Regards

ELE能否将密钥保留在主机无法访问的非易失性存储中？ 您好， 我想咨询一下关于 EdgeLock 安全隔离区 (ELE) 的持久密钥存储的问题。 根据我对 KW47 网络安全参考手册的理解，ELE 用于加密操作的密钥可以使用密钥存储服务持久存储。我对典型流程的理解如下： 1. 为目标密钥创建密钥 Blob 并将其导出到主机。 2. 将导出的密钥 Blob 存储在非易失性存储器（例如闪存）中。 3. 当需要密钥进行加密操作时，导入密钥块并通过 ELE 使用该密钥。 在这种方法中，密钥块由 ELE 生成，因此主机无法读取实际的密钥材料。然而，由于密钥块本身由主机存储在闪存中，因此主机似乎仍然可以删除或覆盖密钥块。 我的问题是： 是否有一种方法可以将密钥（或其密钥块）存储在 ELE 可访问但主机不可访问的非易失性存储区域中，从而允许 ELE 执行加密操作，而无需在任何时候将密钥材料或密钥块暴露给主机？ 换句话说，ELE 是否有可能完全在安全区域内拥有和管理持久密钥存储，从而使主机永远不会直接处理密钥或密钥块？ 感谢您事先的指导。 Re: Can ELE Retain Keys in Host-Inaccessible Non-Volatile Storage? 嗨@t_hosomi ，希望你一切都好。 您对 NVM 流程中密钥生成和存储的理解是正确的。 然而，由于 ELE 没有非易失性存储器（如 SRM 的 10.3.1 节所述），因此唯一支持的路径是将导出的密钥 blob 存储在主机的 NVM 中。 请告诉我这些信息是否有帮助。 Re: Can ELE Retain Keys in Host-Inaccessible Non-Volatile Storage? 你好 RomanVR， 感谢您的回复。 我了解到 ELE 本身不提供非易失性存储器，因此持久密钥数据必须存储在主机的非易失性存储器中。 感谢您澄清这一点。

LPC54113 电源 API 我想了解如何使用“power”函数的API。通过 SDK，我发现这个函数可以直接用于某些函数。但是，与 IAP API 不同，它没有提供入口点或使用说明。 1123HENRY_0-1784703504100.png 1123HENRY_1-1784703542044.png LPC541XX Re: LPC54113 Power API 嗨@jcxz 是的，你说得对。 您可以参考其他 SDK，其中包含有关 POWER API 的更详细说明。 BR 爱丽丝 Re: LPC54113 Power API 通过下载 54 系列其他芯片的 SDK，我找到了 POWER_Type 和 POWER_BASE。谢谢。 Re: LPC54113 Power API 对于我的 LPC54S018，我从 NXP 网站下载了 SDK。它包含了 PowerAPI、ClockAPI 等函数。 例如：POWER_SetVoltageForFreq(...)等。 它还描述了调用 API 函数的入口点和原型。 我认为LPC54113的情况也类似。

EB tresosのアクティベーションコードが失敗しました AUTOSARでEBtresosを使おうとしているのですが、アクティベートできませんでした。 アクティベーションコード： 7416-E905-5CC2-F20A ERROR: flxActAppActivationSend (50040,41147,10248) 指定された数量が許容最大数量 (0) を超えています。 FlexNet Operations Serverへの接続に失敗しました。 だからEBtresosを使うにはもう一つのアクティベートコードが必要です。 どうもありがとうございます。 Re: EB tresos activation code failed ご辛抱いただきありがとうございます。 社内チームがウェブページ上のアクティベーションコードを更新しました。 最新の認証コードを確認するには、以下のリンクをクリックしてください。 S32K3 標準ソフトウェア - > オートモーティブ SW - EB tresos Studio / AUTOSAR 設定ツール - > EB tresos Studio 29.0.0 Re: EB tresos activation code failed ハイ ご迷惑をおかけして申し訳ございません！ この件については既に社内チームに報告済みです。返信があり次第、ご連絡いたします。   よろしくお願いいたします ロビン Re: EB tresos activation code failed こんにちは。NXPのウェブサイトで更新されたアクティベーションコードは、引き続き7416-E905-5CC2-F20Aです。今日アクティベートしようとしたのですが、やはり失敗しました。 ERROR: flxActAppActivationSend (50040,41147,10248) 指定された数量が許容最大数量 (0) を超えています。 FlexNet Operations Serverへの接続に失敗しました。 Re: EB tresos activation code failed 前回の返信をご覧ください。アクティベーションコードが更新されました。 EBTresosページのアクティベーションコードがまだ変更されていないバージョンを教えてください。内部チームに報告して更新を依頼します。

TJA1120A RGMIIモード - 遅延設定 これはTJA1120Aのデバイスツリーです - cpsw_port1、cpsw3g_phy0 &cpsw_port1 { status = "okay"; phy-mode = "rgmii-txid"; phy-handle = <&cpsw3g_phy0>; }; &cpsw_port2 { status = "okay"; phy-mode = "rgmii"; phy-handle = <&cpsw3g_phy1>; }; &cpsw3g_mdio { status = "okay"; pinctrl-names = "default"; pinctrl-0 = <&main_mdio1_pins_default>; cpsw3g_phy0: ethernet-phy@0 { compatible = "ethernet-phy-id001b.b031"; reg = <4>; }; cpsw3g_phy1: ethernet-phy@1 { compatible = "ethernet-phy-id0022.1620"; reg = <0>; txc-skew-ps = <900>; rxc-skew-ps = <900>; rxd0-skew-ps = <420>; rxd1-skew-ps = <420>; rxd2-skew-ps = <420>; rxd3-skew-ps = <420>; txd0-skew-ps = <420>; txd1-skew-ps = <420>; txd2-skew-ps = <420>; txd3-skew-ps = <420>; rxdv-skew-ps = <420>; txen-skew-ps = <420>; }; }; ここでは、TJA1120Aのphy-modeとして「rgmii-txid」を指定します。 しかし、レジスタRGMII_TXC_DELAY_CONFIGを読み取ると、 0x0014が読み取られ、これは遅延なし（15ビット目）を意味し、 RGMII_RXC_DELAY_CONFIGは0x8014を読み取り、これは遅延が設定されている（15ビット目）ことを意味します。 また、DTでphy-modeを「rgmii-rxid」に変更すると、 RGMII_RXC_DELAY_CONFIGは0x0014、 RGMII_TXC_DELAY_CONFIGは0x8014になります。 DTで「rgmii」を設定し、phytoolを使用してこれらのレジスタを設定してみましたが、完全に反映され、pingが開始され、その後RGMII_RXC_DELAY_CONFIGの15ビット目がHIGHに設定され、 RGMII_TXC_DELAY_CONFIGの15ビット目がLOWに設定されました。 物理モードのDT設定において、なぜこのような反転現象が発生するのかを理解したい。 私たちのAM62A7ベースのECUでは、PCBがRX_Clockの内部遅延を必要としているため、「rgmii-txid」が設定されました。問題なく動作しています。 また、DTSが処理してくれるのであれば、このPHYモードにおけるピンストラップの使用についても知りたいです。 Re: TJA1120A RGMII Mode- Delay Config こんにちは、 TJA1120Aドキュメントによると、RGMIIの遅延構成はレジスタ名とレジスタ内で記述された遅延が直接一致しないため、やや混乱を招くことがあります。 デバイスDS内のRGMII_RXC_DELAY_CONFIG/RGMII_TXC_DELAY_CONFIGレジスタのビット説明を参照してください。 0xAFCC RGMII_RXC_DELAY_CONFIG: ビット15 = 内部TXC遅延を有効にする 0xAFCD RGMII_TXC_DELAY_CONFIG: ビット15 = 内部RXC遅延を有効にする   したがって、設定を確認する際に重要なのは、実際のレジスタビットの記述と初期化後の最終レジスタ読み返し値です。 また、ピンストラップはリセット後のデフォルト設定のみを定義する点に注意してください。ソフトウェアドライバは後でMDIOでこれを上書きできるため、システム起動後にレジスタを読み返すことで有効な構成を検証する必要があります。 また、同じRGMIIクロック遅延がMAC側とPHY側の両方で有効化されていないかも、基板のタイミング設計で意図されていないことを確認してください。 BR、ペトル

RT1010/RT1011 FLEXIO EDMA 我使用 iMX RT1011 Nano 套件 不错的板 我尝试从移位器 0 设置 8 位并行的 EDMA Flexio。 定时器 0 设置为 30MHz，EDMA 发送 512 字节（每个请求 1 字节） 代码： FLEXIO_DEV->SHIFTCTL[TX_SHIFTER] = FLEXIO_SHIFTCTL_TIMSEL(WR_TIMER) | FLEXIO_SHIFTCTL_TIMPOL(0U) | FLEXIO_SHIFTCTL_PINCFG(3U) /* 输出 */ | FLEXIO_SHIFTCTL_PINSEL（DATA_PIN_START） | FLEXIO_SHIFTCTL_PINPOL(0U) | FLEXIO_SHIFTCTL_SMOD(2U); /* 传输 */ /* 定时器0：写保护选通，每字节一个脉冲 * TIMCMP 低字节 = (flexio_clk / (2*wr_clk)) - 1 * TIMCMP[15:8] = (beats*2)-1 = 1，表示每次移位加载一个字节 */ timDiv = (flexioClk_Hz / (2U * wrClock_Hz)); 如果 (timDiv != 0U) { timDiv -= 1U; } timDiv &= 0xFFU; FLEXIO_DEV->TIMCMP[WR_TIMER] = (1U << 8U) | FLEXIO_DEV->TIMCMP[WR_TIMER] = (1U << 8U) |蒂姆迪夫； FLEXIO_DEV->TIMCFG[WR_TIMER] = FLEXIO_TIMCFG_TIMOUT(1U) | FLEXIO_TIMCFG_TIMDEC(0U) | FLEXIO_TIMCFG_TIMRST(0U) | FLEXIO_TIMCFG_TIMDIS(2U) /* 禁用比较 */ | FLEXIO_TIMCFG_TIMENA(2U) /* 高触发时启用 */ | FLEXIO_TIMCFG_TSTOP(0U) | FLEXIO_TIMCFG_TSTART(0U); FLEXIO_DEV->TIMCTL[WR_TIMER] = FLEXIO_TIMCTL_TRGSEL((4U * TX_SHIFTER) + 1U) /* Shifter0 标志 */ | FLEXIO_TIMCTL_TRGPOL(1U) /* 低电平有效 */ | FLEXIO_TIMCTL_TRGSRC(1U) /* 内部 */ | FLEXIO_TIMCTL_PINCFG(3U) /* 输出 */ | FLEXIO_TIMCTL_PINSEL（WR_PIN） | FLEXIO_TIMCTL_PINPOL(1U) /* WR 低电平有效 */ | FLEXIO_TIMCTL_TIMOD(1U); /* 双 8 位波特率/位 */ /* 启用来自 Shifter0 的 DMA 请求 */ FLEXIO_DEV->SHIFTSDEN |= (1U << TX_SHIFTER); /* 启用 FlexIO */ FLEXIO_DEV->CTRL |= FLEXIO_CTRL_FLEXEN_MASK； 我在逻辑分析仪上看到了信号。 看起来和我预期的一样，但我在某些 512 包中发现数据缺失。 我的意思是，比如先发送 200 字节，然后停止，之后再发送所有 512 个字节。 扎希 Re: RT1010/RT1011 FLEXIO EDMA 你好@TZAHI ， 非常感谢您对我们产品的关注以及对我们社区的使用。 最有可能的检查方向是：在 30 MHz WR 时钟下，eDMA 能否足够快地持续填充 FlexIO SHIFTBUF。 在当前每次请求传输一个字节的配置下，DMA 请求速率可能会非常高。这对于 eDMA、总线仲裁和 FlexIO SHIFTBUF 重新填充时间来说可能非常紧张。 一个可能的症状是变速箱换挡器运转不畅。请在传输失败后立即检查 SHIFTERR，然后再重新初始化或清除 FlexIO： mayliu1_0-1784792340391.png 如果可能的话，请尝试提高 CPU/总线时钟频率，或者将 WR 时钟频率降低到 30 MHz 以下，例如降低到 20 MHz 或 10 MHz。如果传输在较低的 WR 时钟频率下变得稳定，则强烈表明该问题与 DMA/FlexIO 的重新填充时序有关。 希望对你有帮助 顺祝商祺！ 5月

LPC54113 Power API 「power」関数のAPIの使い方を知りたいです。SDKを通じて、この関数は特定の関数に直接使えることがわかりました。しかし、iap APIとは異なり、エントリーポイントや使用方法に関する説明は提供されていません。 1123HENRY_0-1784703504100.png 1123HENRY_1-1784703542044.png LPC541XX Re: LPC54113 Power API こんにちは、 @jcxzさん はい、おっしゃる通りです。 POWER APIのより詳細な説明を含む他のSDKを参照することもできます。 BR アリス Re: LPC54113 Power API 54シリーズの他のチップのSDKsをダウンロードすることで、私はPOWER_TypeとPOWER_BASEを見つけることができました。ありがとうございます。 Re: LPC54113 Power API 私のLPC54S018はNXPのウェブサイトからSDKをダウンロードしました。PowerAPI、ClockAPIなどの機能が含まれています。 例えば、POWER_SetVoltageForFreq(...) など。 また、API関数を呼び出すためのエントリーポイントとプロトタイプについても説明しています。 LPC54113についても同様だと思います。

LX2160A：接收器上未使用的 SerDes 通道的下拉值 你好， 芯片： LX2160A 应用笔记 AN5407 规定，如果未使用 SerDes 通道，则应将其下拉： 如果某些 SerDes 通道未连接，请将其接收器引脚拉低至 GND。 请问下拉菜单的值是多少？或者我应该将接收器引脚直接连接到 GND？ 谢谢。 Re: LX2160A: Pull down value on receiver for SerDes lanes not used 你好， AN5407 中的“将接收器引脚拉低至 GND”的说法故意含糊不清——NXP 的澄清是，直接将 0 Ω 连接到 GND 是正确且首选的方法。 SerDes 掉电 即使 RX 引脚连接到 GND，如果 SerDes 模块仍然通电，AN5407 还建议通过固件掉电未使用的通道：在 PBI 阶段配置通用控制 0 寄存器以掉电未使用的 SerDes 通道。如果整个 SerDes 模块已经掉电，则无需单独掉电各个通道。 此致

如何使用 S32 设计工作室 MCP 集成 如何使用S32 Design Studio MCP集成？是否有相关资料和文档？ Re: How to use S32 Design Studio MCP Integration 你好， 遗憾的是，相关文档和使用示例仍在开发中。我希望它能尽快对外发布，但不知道具体日期。

ELEはホストがアクセスできない非揮発性ストレージに鍵を保持できますか? こんにちは、 EdgeLock セキュア・エンクレーブ(ELE)での永続キー保存についてお尋ねしたいです。 私の理解によると、ELEが暗号操作に使用する鍵は、キーストレージサービスを使って永続的に保存できます。私が理解している典型的な流れは以下のとおりです。 1. 対象キーのキーブロブを作成し、ホストにエクスポートします。 2. エクスポートしたキーブロブをフラッシュメモリなどの不揮発性メモリに保存します。 3. 暗号化操作に鍵が必要な場合は、キーブロブをインポートし、ELE を介して鍵を使用します。 この方法では、キーブロブはELEによって生成されるため、ホストは実際のキー素材を読み取ることができません。しかし、Flashではキーブロブ自体がホストに保存されているため、ホストはキーブロブを削除したり上書きしたりできるようです。 私の質問は次のとおりです。 ELEからはアクセス可能だがホストからはアクセスできない不揮発性ストレージ領域に鍵（またはそのキーブロブ）を保存する方法はありますか？これにより、鍵マテリアルやキーブロブがホストに一切公開されることなく、ELEが暗号化操作を実行できるようになります。 言い換えれば、ELEが永続的なキーストレージを完全にセキュアな領域内で所有および管理し、ホストがキーやキーブロブを直接扱うことがないようにすることは可能でしょうか？ ご指導をよろしくお願いいたします。 Re: Can ELE Retain Keys in Host-Inaccessible Non-Volatile Storage? こんにちは、 @t_hosomi さん。お元気でお過ごしでしょうか。 NVMフローにおける鍵の生成と保存に関するあなたの理解は正しいです。 しかし、ELEには不揮発性メモリがないため（SRMのセクション10.3.1に記載されているとおり）、サポートされている唯一の方法は、エクスポートされたキーブロブをホストのNVMに保存することです。 この情報がお役に立てば幸いです。 Re: Can ELE Retain Keys in Host-Inaccessible Non-Volatile Storage? こんにちは、RomanVRさん。 ご回答ありがとうございます。 ELE自体は不揮発性ストレージを提供しないため、永続的なキーデータはホストの不揮発性メモリに保存する必要があることを理解しています。 この点を明確にしていただきありがとうございます。

Clarification on eMIOS DMA Request Mapping Hello Team, I am currently using eMIOS1_CH13 for the LiPS sensor in DMA mode. The configuration uses DMA Channel 0 and DMAMUX0. While reviewing the S32K3xx DMAMUX mapping Excel, I observed that for eMIOS1, only DMA requests 0, 1, 9, and 10 are listed under DMAMUX0. However, my application is configured to use eMIOS1_CH13. Could you please clarify the following: Which DMA request source should be used for eMIOS1_CH13? Does eMIOS1_CH13 support DMA triggering, or is DMA support limited to the eMIOS channels corresponding to DMA requests 0, 1, 9, and 10? Thank you for your support. Best regards, Jyothsna Sagili Re: Clarification on eMIOS DMA Request Mapping Hi, according to the S32K3 DMAMUX mapping, eMIOS provides DMA request sources only for channels 0, 1, 9, 10, 16, 17, 18, and 19. These are the only eMIOS channels that can generate DMA requests. Since eMIOS1_CH13 is not one of these channels, it does not have a dedicated DMA request source in DMAMUX and cannot directly trigger eDMA transfers. If DMA triggering is required, please use one of the eMIOS channels associated with the available DMA request sources (0, 1, 9, 10, 16, 17, 18, or 19). BR, Petr

关于 eMIOS DMA 请求映射的说明 各位同事好， 我目前在 DMA 模式下使用 eMIOS1_CH13 连接 LiPS 传感器。该配置使用 DMA 通道 0 和 DMAMUX0。 在查看 S32K3xx DMAMUX 映射 Excel 时，我发现对于 eMIOS1，DMAMUX0 下只列出了 DMA 请求 0、1、9 和 10。但是，我的应用程序配置为使用 eMIOS1_CH13。 请您澄清以下问题： eMIOS1_CH13 应该使用哪个 DMA 请求源？ eMIOS1_CH13 是否支持 DMA 触发，还是 DMA 支持仅限于与 DMA 请求 0、1、9 和 10 对应的 eMIOS 通道？ 感谢您的支持。 顺祝商祺！ 乔斯纳·萨吉利 Re: Clarification on eMIOS DMA Request Mapping 您好， 根据 S32K3 DMAMUX 映射，eMIOS 仅为通道 0、1、9、10、16、17、18 和 19 提供 DMA 请求源。只有这些 eMIOS 通道才能生成 DMA 请求。 由于 eMIOS1_CH13 不是这些通道之一，因此它在 DMAMUX 中没有专用的 DMA 请求源，不能直接触发 eDMA 传输。如果需要 DMA 触发，请使用与可用 DMA 请求源（0、1、9、10、16、17、18 或 19）关联的 eMIOS 通道之一。 BR，彼得

eMIOS DMA要求マッピングに関する説明 こんにちは、チームの皆さん、 現在、LiPSセンサのDMAモードではeMIOS1_CH13を使っています。この構成はDMAチャネル0とDMAMUX0を使用します。 S32K3xx DMAMUXマッピングExcelをレビューしていると、eMIOS1ではDMA要求0、1、9、10のみが記載されていることに気づきましたDMAMUX0。しかし、私のアプリケーションはeMIOS1_CH13を使うように設定されています。 以下の点を明確にしていただけますか? どのDMA要求ソースを使うべきかeMIOS1_CH13? eMIOS1_CH13 DMAトリガーをサポートしていますか?それともDMAはDMAリクエスト0、1、9、10に対応するeMIOSチャネルに限定されているのでしょうか? ご支援ありがとうございます。 よろしくお願いいたします。 ジョツナ・サギリ Re: Clarification on eMIOS DMA Request Mapping こんにちは、 S32K3 DMAMUXマッピングによると、eMIOSはチャネル0、1、9、10、16、17、18、19に対してのみDMAリクエストソースを提供します。これらはDMA要求を生成できる唯一のeMIOSチャネルです。 eMIOS1_CH13はこれらのチャネルの一つではないため、DMAMUX内に専用のDMA要求ソースがなく、eDMA転送を直接トリガーすることはできません。DMAトリガーが必要な場合は、利用可能なDMAリクエストソースに関連するeMIOSチャネルのいずれか(0、1、9、10、16、17、18、または19)を使用してください。 BR、ペトル

LPC54113 Power API I would like to know how to use the API of the "power" function. Through the SDK, I found that this function can be directly use on certain functions. However, unlike the iap API, there is no provided entry point or instructions on how to use it. 1123HENRY_0-1784703504100.png 1123HENRY_1-1784703542044.png LPC541XX  Re: LPC54113 Power API Hi @jcxz  Yes, you are correct. You can refer to other SDKs that contain more detailed description for the POWER APIs. BR Alice Re: LPC54113 Power API By downloading the SDKs of other chips in the 54 series, I was able to find POWER_Type and POWER_BASE.Thank you. Re: LPC54113 Power API For my LPC54S018, I downloaded the SDK from the NXP website. It includes functions of PowerAPI, ClockAPI, and so on. For example: POWER_SetVoltageForFreq(...), etc. It also describes the entry points and prototypes for calling the API functions. I think it's similar for the LPC54113.

RT1010/RT1011 FLEXIO EDMA i work with iMX RT1011 Nano Kit nice board i try to setup edma flexio for 8bit parallel from shifter 0 timer 0 set to 30mhz edma sent 512bytes (one per request ) code: FLEXIO_DEV->SHIFTCTL[TX_SHIFTER] = FLEXIO_SHIFTCTL_TIMSEL(WR_TIMER) | FLEXIO_SHIFTCTL_TIMPOL(0U) | FLEXIO_SHIFTCTL_PINCFG(3U) /* output */ | FLEXIO_SHIFTCTL_PINSEL(DATA_PIN_START) | FLEXIO_SHIFTCTL_PINPOL(0U) | FLEXIO_SHIFTCTL_SMOD(2U); /* transmit */ /* Timer0: WR strobe, one pulse per byte * TIMCMP low byte = (flexio_clk / (2*wr_clk)) - 1 * TIMCMP[15:8] = (beats*2)-1 = 1 for one byte per shifter load */ timDiv = (flexioClk_Hz / (2U * wrClock_Hz)); if (timDiv != 0U) { timDiv -= 1U; } timDiv &= 0xFFU; FLEXIO_DEV->TIMCMP[WR_TIMER] = (1U << 8U) | timDiv; FLEXIO_DEV->TIMCFG[WR_TIMER] = FLEXIO_TIMCFG_TIMOUT(1U) | FLEXIO_TIMCFG_TIMDEC(0U) | FLEXIO_TIMCFG_TIMRST(0U) | FLEXIO_TIMCFG_TIMDIS(2U) /* disable on compare */ | FLEXIO_TIMCFG_TIMENA(2U) /* enable on trigger high */ | FLEXIO_TIMCFG_TSTOP(0U) | FLEXIO_TIMCFG_TSTART(0U); FLEXIO_DEV->TIMCTL[WR_TIMER] = FLEXIO_TIMCTL_TRGSEL((4U * TX_SHIFTER) + 1U) /* Shifter0 flag */ | FLEXIO_TIMCTL_TRGPOL(1U) /* active low */ | FLEXIO_TIMCTL_TRGSRC(1U) /* internal */ | FLEXIO_TIMCTL_PINCFG(3U) /* output */ | FLEXIO_TIMCTL_PINSEL(WR_PIN) | FLEXIO_TIMCTL_PINPOL(1U) /* WR active low */ | FLEXIO_TIMCTL_TIMOD(1U); /* dual 8-bit baud/bit */ /* Enable DMA request from Shifter0 */ FLEXIO_DEV->SHIFTSDEN |= (1U << TX_SHIFTER); /* Enable FlexIO */ FLEXIO_DEV->CTRL |= FLEXIO_CTRL_FLEXEN_MASK; i saw the signal on the logic analyzer look like what i am except  but i get missing data in some 512 pack i mean send for example 200bytes and stop after that send ok all the 512 tzahi Re: RT1010/RT1011 FLEXIO EDMA Hi @TZAHI , Thank you so much for your interest in our products and for using our community. The most likely direction to check is whether the eDMA can continuously refill the FlexIO SHIFTBUF fast enough at the 30 MHz WR clock. With the current one-byte-per-request style configuration, the DMA request rate may be very high. This can be tight for eDMA, bus arbitration, and the FlexIO SHIFTBUF refill timing. A likely symptom is TX shifter underrun. Please first check SHIFTERR immediately after the failed transfer, before reinitializing or clearing FlexIO: mayliu1_0-1784792340391.png Please also try increasing the CPU/bus clock if possible, or reducing the WR clock below 30 MHz, for example to 20 MHz or 10 MHz. If the transfer becomes stable at a lower WR clock, it would strongly indicate that the issue is related to DMA/FlexIO refill timing. Wish it helps you Best Regards May

Can ELE Retain Keys in Host-Inaccessible Non-Volatile Storage? Hi, I would like to ask about persistent key storage for use with the EdgeLock Secure Enclave (ELE). Based on my understanding of the KW47 Security Reference Manual, keys used by ELE for cryptographic operations can be stored persistently using the Key Storage Services. My understanding of the typical flow is as follows: 1. Create a Key Blob for the target key and export it to the host. 2. Store the exported Key Blob in non-volatile memory such as Flash. 3. When the key is needed for a cryptographic operation, import the Key Blob and use the key through ELE. In this approach, the Key Blob is generated by ELE, so the host cannot read the actual key material. However, since the Key Blob itself is stored by the host in Flash, it appears that the host could still delete or overwrite the Key Blob. My question is: Is there a way to store a key (or its Key Blob) in a non-volatile storage area that is accessible by ELE but not accessible by the host, allowing cryptographic operations to be performed by ELE without the key material or Key Blob ever being exposed to the host at any point? In other words, is it possible for ELE to own and manage persistent key storage entirely within a secure region, such that the host never handles the key or Key Blob directly? Thank you in advance for your guidance. Re: Can ELE Retain Keys in Host-Inaccessible Non-Volatile Storage? Hi @t_hosomi, hope you are doing well. Your understanding of the key generation and storage in NVM flow is correct. However, since the ELE does not have a non-volatile memory (as stated in section 10.3.1 of the SRM), the only supported path is to store the exported key blob in host's NVM. Please let me know if this information is helpful. Re: Can ELE Retain Keys in Host-Inaccessible Non-Volatile Storage? Hi RomanVR, Thank you for your response. I understand that ELE itself does not provide non-volatile storage and that persistent key data must therefore be stored in the host's non-volatile memory. Thank you for clarifying this point.

TJA1120A RGMII Mode- Delay Config This is the Device-Tree for TJA1120A - cpsw_port1, cpsw3g_phy0 &cpsw_port1 { status = "okay"; phy-mode = "rgmii-txid"; phy-handle = <&cpsw3g_phy0>; }; &cpsw_port2 { status = "okay"; phy-mode = "rgmii"; phy-handle = <&cpsw3g_phy1>; }; &cpsw3g_mdio { status = "okay"; pinctrl-names = "default"; pinctrl-0 = <&main_mdio1_pins_default>; cpsw3g_phy0: ethernet-phy@0 { compatible = "ethernet-phy-id001b.b031"; reg = <4>; }; cpsw3g_phy1: ethernet-phy@1 { compatible = "ethernet-phy-id0022.1620"; reg = <0>; txc-skew-ps = <900>; rxc-skew-ps = <900>; rxd0-skew-ps = <420>; rxd1-skew-ps = <420>; rxd2-skew-ps = <420>; rxd3-skew-ps = <420>; txd0-skew-ps = <420>; txd1-skew-ps = <420>; txd2-skew-ps = <420>; txd3-skew-ps = <420>; rxdv-skew-ps = <420>; txen-skew-ps = <420>; }; }; Here we give "rgmii-txid" as phy-mode for TJA1120A. But when I read register RGMII_TXC_DELAY_CONFIG, it reads 0x0014 which means no delay(15th bit), and RGMII_RXC_DELAY_CONFIG reads 0x8014 with means delay is set(15th bit).  Also if i change phy-mode to "rgmii-rxid" in DT, RGMII_RXC_DELAY_CONFIG reads 0x0014, and RGMII_TXC_DELAY_CONFIG reads 0x8014. I just tried setting "rgmii" in DT and then setting these registers using phytool, it had reflected perfectly and started pinging then RGMII_RXC_DELAY_CONFIG 15th bit set to HIGH and RGMII_TXC_DELAY_CONFIG 15th bit set to LOW. I wish to understand why this reversal happen at DT configuration of phy-mode. For our AM62A7 based ECU, internal delay on RX_Clock is needed by PCB, so it set "rgmii-txid". Its working perfectly fine. Also I would like to know the use of Pin Strapping for this PHY-Mode, if DTS takes care of it. Re: TJA1120A RGMII Mode- Delay Config Hi, Based on the TJA1120A documentation, the RGMII delay configuration can be a bit confusing because the register names and the delay described inside the register do not directly match. Please refer to the RGMII_RXC_DELAY_CONFIG/RGMII_TXC_DELAY_CONFIG registers bit description within device DS: 0xAFCC RGMII_RXC_DELAY_CONFIG: bit 15 = enables internal TXC delay 0xAFCD RGMII_TXC_DELAY_CONFIG: bit 15 = enables internal RXC delay   So, when checking the configuration, the important point is the actual register bit description and the final register read-back value after initialization. Also note that pin strapping only defines the default configuration after reset. The software driver can overwrite this later via MDIO, so the effective configuration should be verified by reading back the registers after the system has booted. Please also make sure that the same RGMII clock delay is not enabled on both MAC and PHY side unless this is intended by the board timing design. BR, Petr

TJA1120A RGMII 模式 - 延迟配置 这是 TJA1120A 的设备树 - cpsw_port1，cpsw3g_phy0 &cpsw_port1 { status = "okay"; phy-mode = "rgmii-txid"; phy-handle = <&cpsw3g_phy0>; }; &cpsw_port2 { status = "okay"; phy-mode = "rgmii"; phy-handle = <&cpsw3g_phy1>; }; &cpsw3g_mdio { status = "okay"; pinctrl-names = "default"; pinctrl-0 = <&main_mdio1_pins_default>; cpsw3g_phy0: ethernet-phy@0 { compatible = "ethernet-phy-id001b.b031"; reg = <4>; }; cpsw3g_phy1: ethernet-phy@1 { compatible = "ethernet-phy-id0022.1620"; reg = <0>; txc-skew-ps = <900>; rxc-skew-ps = <900>; rxd0-skew-ps = <420>; rxd1-skew-ps = <420>; rxd2-skew-ps = <420>; rxd3-skew-ps = <420>; txd0-skew-ps = <420>; txd1-skew-ps = <420>; txd2-skew-ps = <420>; txd3-skew-ps = <420>; rxdv-skew-ps = <420>; txen-skew-ps = <420>; }; }; 这里我们将“rgmii-txid”指定为 TJA1120A 的 phy-mode。 但是当我读取寄存器RGMII_TXC_DELAY_CONFIG 时，读取到的是 0x0014，这意味着没有延迟（第 15 位），而RGMII_RXC_DELAY_CONFIG读取到的是 0x8014，这意味着延迟已设置（第 15 位）。 另外，如果我在 DT 中将 phy-mode 更改为“rgmii-rxid”，则RGMII_RXC_DELAY_CONFIG读取 0x0014， RGMII_TXC_DELAY_CONFIG读取 0x8014。 我刚刚尝试在 DT 中设置“rgmii”，然后使用 phytool 设置这些寄存器，它完美地反映了并开始 ping，然后将RGMII_RXC_DELAY_CONFIG第 15 位设置为高电平，将RGMII_TXC_DELAY_CONFIG第 15 位设置为低电平。 我想了解为什么在 phy-mode 的 DT 配置下会发生这种反转。 对于我们基于 AM62A7 的 ECU，PCB 需要对 RX_Clock 进行内部延迟，因此设置了“rgmii-txid”。目前运行正常。 另外，我还想知道这种 PHY 模式下引脚连接是否可用，以及 DTS 是否负责处理。 Re: TJA1120A RGMII Mode- Delay Config 您好， 根据 TJA1120A 文档，RGMII 延迟配置可能会让人有些困惑，因为寄存器名称和寄存器内部描述的延迟并不直接匹配。 请参阅设备 DS 中的 RGMII_RXC_DELAY_CONFIG/RGMII_TXC_DELAY_CONFIG 寄存器位描述： 0xAFCC RGMII_RXC_DELAY_CONFIG：位 15 = 启用内部 TXC 延迟 0xAFCD RGMII_TXC_DELAY_CONFIG：位 15 = 启用内部 RXC 延迟   因此，在检查配置时，重点是实际的寄存器位描述和初始化后最终的寄存器读取值。 另请注意，引脚绑定仅定义 RESET 后的默认配置。软件驱动程序稍后可以通过 MDIO 覆盖此设置，因此应在系统启动后通过读取寄存器来验证有效配置。 另外，请确保 MAC 端和 PHY 端没有同时启用相同的 RGMII 时钟延迟，除非这是电路板时序设计所要求的。 BR，彼得

S32 Design Studio MCP統合の使い方 S32 Design Studio MCP連携の使い方、関連する資料やドキュメントはありますか? Re: How to use S32 Design Studio MCP Integration こんにちは、 残念ながら、ドキュメントや使用例はまだ開発中です。外部利用向けに近いうちにリリースされることを期待していますが、正確な日付は分かりません。