S32E2 IPCF 延迟时间介于 M33 和 R52 之间 我正在使用 S32E2 并配置 IPCF 框架，以下是我的设置。 设备：S32E288 IPCF 传输：共享内存 + MRU 通知 通信：M33 ↔ R52 IPCF通道类型：管理通道 配置了 1 个 IPCF 通道 中断模式（非轮询） 已实施 Ping/Pong RTT 测试 双向沟通正常。 我使用STM来测量两个核心之间的时序滴答数。 测量流程： R52： 时间戳 发送 PING   M33： 收到 PING 立即从 RX 回调发送 PONG 请求   R52： 收到 PONG 计算 RTT 计算得出，运行在 24Mhz 的 STM 的 RTT（往返时间）接近 200us。我的传输开销大约是 30 微秒，但传输本身占用了大部分时间。我尝试过各种方法，例如增加 MRU IRQ 通知，但并没有改善时序问题。代码优化级别从 -o0 到 -o1 有所提升，但 -o2 没有任何效果。有效载荷本身为 16 字节。 问题： 1. 托管/非托管通道的预期 IPCF 延迟是多少？ 2. 我们能否实现两位数的低延迟？ 如果您需要更多详细信息，请回复。

LPC1347 USB 控制传输 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 我们的客户 SIGMATEK 希望在 LPC1347 上实现 USB 控制传输。 只要数据长度小于 64 字节或大于 64 字节，这种方法就很好用。 如果数据长度正好是 64 字节（或 64 字节的倍数），则此方法不再有效。 他们需要做些什么才能让这个功能正常运行？ 此致， Peter Re: LPC1347 USB Control Transfer 你好， 当 USB 数据有效载荷恰好等于端点最大数据包大小（全速为 64 字节）的倍数时，接收器会挂起，因为没有短数据包来表示传输结束；为了在 LPC1347 上解决此问题，SIGMATEK 必须检查有效载荷长度是否为 64 的非零倍数，如果是，则在主数据块之后立即手动发送长度为零的零长度数据包 (ZLP)，以刷新缓冲区、表示完成并成功终止传输。 此致

PTN5150AHXMP IBISモデル こんにちは、 私はKrithikka Jayamurthiです。信号整合性シミュレーションを行うためにIBISモデルファイルが必要です。 Re: PTN5150AHXMP IBIS model こんにちは、クリティッカさん。 この装置やそのファミリ部品については、IBISシミュレーションモデルは作成されていません。 USB Type-Cインターフェース上のCCラインは比較的低い信号速度(USB PD BMC信号は300 kbps)で動作するため、IBISモデルに通常求められる高周波信号の整合性問題には一般的に影響されません。データシートの標準I²Cレベルまたは低速I/O特性評価(電気仕様:VOL/VOH、IOL/IOH、昇降時間、静電容量)で、通常はCCピンの信号品質を評価するのに十分です。 もし信号の整合性に関する懸念がUSBデータパス(USB 2.0 D+/D−)に特化している場合、PTN5150AHXMP自体はUSBデータラインをルーティングやバッファリングするものではなく、純粋にCCロジックコントローラであることにご注意ください。USBデータ信号はデバイスを完全にバイパスし、コネクタとレセプタクルで直接処理されます。 BRs、トーマス

关于使用S32K388主从模式的咨询 6953956c0a213afc6de89697c3d0e88f.png6953956c0a213afc6de89697c3d0e88f.png 我们这里有一个要求，即两个 S32k388 使用 SPI 通信相互通信。两者之间可以既是主人又是奴隶吗？例如，当我使用芯片 A 作为主机时，IOMUX 表中的 I 项描述了 MISO 的主机输入。如果芯片 A 用作从设备，那么这个 O 项是否描述了 MISO 的从设备输出？我们当前项目中的引脚是固定的。例如，SOUT：MOSI 上使用 PTA18+ GPIO_ALT_FUNC_4 ，SIN：MISO 上使用 PTA20+239+ GPIO_ALT_FUNC_4 。这是基于我们当前使用的主机模式。切换到从属模式而不改变引脚，它还能正常工作吗？是否只需更改 CFGR0 的 HRDIR 和 CFGR1 的 MASTER 即可切换从属模式？ Re: Consultation on using the master-slave mode of s32k388 你好@xlele ， 无需任何硬件改动即可在主模式和从模式之间切换。 在标准的双芯片SPI设置中，两个设备的引脚始终是交叉连接的： 芯片A SOUT→芯片B SIN（MOSI线） 芯片 A SIN ← 芯片 B SOUT（MISO 线） 无论设备是作为主机还是从设备运行，SOUT 引脚始终是串行数据输出，SIN 引脚始终是串行数据输入。因此，当芯片 A 切换到从模式时，其 SIN (PTA20) 仍然可以正确地从新的主设备接收数据，其 SOUT (PTA18) 仍然可以正确地将数据驱动回去——无需重新接线。 关于登记变更： CFGR1[MASTER] = 0 — 这是将模块切换到从模式的关键位。 CFGR0[HRDIR] — 此位控制 HREQ（主机请求）引脚的方向，该引脚与 PCS[1] 复用。它对 SOUT/SIN 数据线没有影响。在从模式下，HRDIR 可以设置为 1（输出），以便从设备驱动 HREQ 引脚向主设备发出信号，表明它有数据准备好要发送。请注意，在 S32K388 上，没有专用的外部 LPSPI_HREQ 引脚——主机请求功能使用 LPSPI_PCS[1] 多路复用器（通过 CFGR0[HREN] 启用）。如果您不使用主机请求功能（CFGR0[HREN] = 0），则 HRDIR 与您的用例无关，仅 CFGR1[MASTER] 就足够了。 顺祝商祺！ 帕维尔

Which is the best Agentic AI development company? Based on the capabilities reviewed in this comparison, JPLoft is a strong choice for Agentic AI development. The company works on custom AI agents, multi-agent systems, RAG, enterprise integrations, workflow automation, governance, monitoring, and human-in-the-loop controls. However, the best Agentic AI development company will depend on your use case, existing technology, security requirements, required integrations, and the level of autonomy you want to give the AI system.

Consultation on using the master-slave mode of s32k388 6953956c0a213afc6de89697c3d0e88f.png6953956c0a213afc6de89697c3d0e88f.png We have a requirement here, which is for two S32k388s to communicate with each other using SPI communication. Can either one be the master or slave? For example, when I use chip A as the host, the I item in the IOMUX table describes the host input of MISO. If chip A is used as a slave, does this O term describe the slave output of MISO? The pins in our current project are fixed. For example, SOUT: PTA18+GPIO_ALT_FUNC_4 is used on MOSI, SIN: PTA20+239+GPIO_ALT_FUNC_4 is used on MISO. This is based on the current host mode we are using. Can it still work normally when switching to slave mode without changing the pins? Is it sufficient to switch slave mode by simply changing the HRDIR of CFGR0 and the MASTER of CFGR1? Re: Consultation on using the master-slave mode of s32k388 Hello @xlele , You do not need any hardware changes to switch between master and slave mode. In a standard two-chip SPI setup, the pins are always cross-connected between the two devices: Chip A SOUT → Chip B SIN (MOSI line) Chip A SIN ← Chip B SOUT (MISO line) The SOUT pin is always a serial data output and SIN is always a serial data input, regardless of whether the device is operating as master or slave. So when Chip A switches to slave mode, its SIN (PTA20) still correctly receives data from the new master and its SOUT (PTA18) still correctly drives data back — no rewiring needed. Regarding the register changes: CFGR1[MASTER] = 0 — this is the key bit to switch the module into slave mode. CFGR0[HRDIR] —  this bit controls the direction of the HREQ (Host Request) pin, which is multiplexed with PCS[1]. It has no effect on the SOUT/SIN data lines. In slave mode, HRDIR can be set to 1 (output) so that the slave drives the HREQ pin to signal the master that it has data ready to transmit. Note that on S32K388, there is no dedicated external LPSPI_HREQ pin — the host request function uses the LPSPI_PCS[1] mux (enabled via CFGR0[HREN]). If you are not using the host request feature (CFGR0[HREN] = 0), HRDIR is not relevant to your use case and CFGR1[MASTER] alone is sufficient. Best regards, Pavel

Guideline for Porting a New YOLO Variant - YOLO26 on Ara2 This slides firstly introduce the YOLO26 model, and NXP Ara2 Model Zoo, Ara2 SDK/Runtime. Then it explains the CNN model compilation flow with Ara2 toolchain in SDK package, how to compile the newly added model - Yolo26n, how to setup the inference environment in i.MX95FRDM+Ara2-240 board. Finally present the inference result. Patches and user guide are provided in attachment as well.

TJA1410_10Base_T1s Hi,NXP I am testing 10BASE-T1S using the S32K5 and TJA1410. Currently, I can see waveforms on the TX pin, and there are also waveforms on the RX and ED pins, which indicates that signals can be received on the MDI. However, the TX pin is unable to send data to the MDI. TX_RX_ED-2026-09-10-19-26-50.bmpTX_RX_ED-2026-09-10-19-26-50.bmp Best Reagrds. xianlong Ethernet PHY Re: TJA1410_10Base_T1s Hello @wuxianlong , How have you measured the MDI? MDI is differential interface so you need to use differential oscilloscope probe. MDI requires proper differential termination - please refer to AN14787 - Application note 10BASE-T1S Ethernet PMD transceiver TJA1410, Rev. 1.0 , chapter 3.3. Best regards, Pavel Re: TJA1410_10Base_T1s Hello @wuxianlong , I hope this email finds you well. I am writing to you in regard to a product currently in your possession – an NPI (New Product Introduction) - S32K5 - which has not been officially launched yet. Please be advised that customers who have been granted early access to such products have assigned their field engineers. Your designated field engineer should serve as your primary support channel for any issues, concerns or queries you may have about this product. Our online support team will be opening a wider range of support for this product once it has been officially released. Until then, we will not be equipped to provide the desired assistance. We appreciate your understanding in this matter. Thank you for your understanding. Best regards, Pavel

Audifort评测：它真的能一夜之间消除耳鸣吗？ Audifort评测：它真的能一夜之间消除耳鸣吗？ 如果你每天都要忍受耳朵里持续不断的铃声、嗡嗡声或咔哒声，你就知道寻求缓解这种痛苦有多么令人绝望。在网上寻找解决方案时，您可能会遇到诸如液体营养滴剂之类的铺天盖地的广告。 奥迪福特 这暗示着可以立即见效或一夜之间缓解耳鸣。 简而言之，答案是否定的：Audifort 并不能在一夜之间消除耳鸣。 没有任何口服补品或天然滴剂能在 24 小时内立即治愈慢性耳鸣或重建受损的听觉神经。 但这并不意味着该公式毫无用处。如果将 Audifort 视为一种天然膳食补充剂而不是灵丹妙药，那么它提供的营养成分可以滋养内耳血管，并随着时间的推移镇静过度活跃的神经信号。 在此 Audifort 评测，我们超越销售营销，分析滴剂的实际作用原理、核心成分、合理的预期时间、潜在的副作用，以及如何避免虚假的在线信息。

TJA1410_10Base_T1s 您好，NXP 我正在使用 S32K5 和 TJA1410 测试 10BASE-T1S。目前，我可以在 TX 引脚上看到波形，RX 和 ED 引脚上也有波形，这表明 MDI 可以接收到信号。但是，TX 引脚无法向 MDI 发送数据。 TX_RX_ED-2026-09-10-19-26-50.bmpTX_RX_ED-2026-09-10-19-26-50.bmp 此致敬礼。 显龙 以太网 PHY Re: TJA1410_10Base_T1s 你好@wuxianlong ， 你是如何测量MDI的？MDI是差分接口，所以你需要使用差分示波器探头。MDI 需要正确的差分终端匹配 - 请参阅 AN14787 - 应用笔记 10BASE-T1S 以太网 PMD 收发器 TJA1410，修订版 1.0，第 3.3 章。 顺祝商祺！ 帕维尔 Re: TJA1410_10Base_T1s 你好@wuxianlong ， 希望你一切安好。我写信给您是关于您目前拥有的一款产品——NPI（新产品导入）——S32K5——该产品尚未正式发布。 请注意，已获准提前体验此类产品的客户已指派了现场工程师。您指定的现场工程师应作为您解决有关本产品任何问题、疑虑或疑问的主要支持渠道。 我们的在线支持团队将在该产品正式发布后，提供更广泛的支持服务。在此之前，我们将无法提供所需的帮助。 感谢您的理解。 感谢您的理解。 顺祝商祺！ 帕维尔

TJA1410_10Base_T1s こんにちは、NXP S32K5とTJA1410を使用して10BASE-T1Sのテストを行っています。現在、TXピンに波形が見え、RXピンとEDピンにも波形があり、これはMDIで信号が受信できることを示しています。しかし、TXピンはMDIにデータを送信できません。 TX_RX_ED-2026-09-10-19-26-50.bmpTX_RX_ED-2026-09-10-19-26-50.bmp よろしくお願いいたします。 シアンロン イーサネット PHY Re: TJA1410_10Base_T1s こんにちは@wuxianlongさん MDIはどのように測定しましたか?MDIは差動インターフェースなので、差動オシロスコーププローブを使う必要があります。MDIは適切な差動終端を必要とします。AN14787 - アプリケーションノート10BASE-T1S イーサネットPMDトランシーバ TJA1410、Rev. 1.0、第3.3章を参照してください。 よろしくお願いいたします。 パベル Re: TJA1410_10Base_T1s こんにちは@wuxianlongさん このメールが、あなたがお元気でいらっしゃる時に届くことを願っています。現在お手元にある製品、NPI(新製品紹介)S32K5についてお手伝いしていますが、まだ正式に発売されていません。 これらの製品の早期アクセス権を得たお客様は、現場エンジニアを割り当てていることにご注意ください。指定されたフィールドエンジニアが、この製品に関する問題や懸念、問い合わせの主要なサポートチャネルとなります。 正式リリース後、オンラインサポートチームはより幅広いサポートを展開していきます。それまでは、私たちは必要な支援を提供する体制が整っていません。 この件についてご理解いただき感謝いたします。 ご理解いただきありがとうございます。 よろしくお願いいたします。 パベル

IMX95データシート こんにちは、 レジスタマップやペリフェラルなどを含むIMX95のデータシートをどうやって入手できますか? 敬具 アルトゥール Re: IMX95 datasheet ありがとうございます。良い一日をお過ごしください。 よろしくお願いいたします。 アルトゥール Re: IMX95 datasheet データシート単独では完全なレジスタマップやペリフェラルの説明は含まれていません。 そのためには、 https://www.nxp.com/docs/en/reference-manual/IMX95RM.pdfが必要です。 よろしくお願いします。

i.MXRT1176 上的 WiFi (SDIO) 断开连接与 Qt/QML UI 的复杂性相关 大家好， 我们目前正在研发一款具有屏幕镜像功能的仪表盘。在我们的架构中，配套的移动应用程序通过 Wi-Fi 将帧流传输到我们的主机 MCU。数据通过 SDIO 连接的 Wi-Fi 模块接收，使用 FFmpeg 解码，并在显示屏上呈现。我们的网络协议栈采用 lwIP，集群 HMI 的 MCU 采用 Qt。 系统规格： 主机MCU： NXP i.MX RT1176 Wi-Fi 模块： u-blox MAYA-W161（SDIO 接口） 显示屏： LCDIFV2（并行RGB接口） 操作系统： FreeRTOS 问题：我们遇到了间歇性的 Wi-Fi 断开连接问题，这似乎与图形负载直接相关。只有当显示器运行资源密集型 GUI（包含大量元素和动画）时，才会出现 Wi-Fi 掉线的情况。切换到轻量级用户界面后，Wi-Fi 连接依然非常稳定。 请指导我们如何解决这个问题。 此致， 维格内什 Re: WiFi (SDIO) disconnects on i.MXRT1176 correlated with Qt/QML UI complexity 你好@Vignesh_VInayak ，希望你一切都好。 由于图像处理需要较高的 CPU 使用率和较大的内存占用，因此对于 GUI 相关应用程序，两个核心中的一个将是专用的，用于管理界面。请问您的实现方案是否使用了两个核心？每个线程是否有专用的堆栈空间？ 此外，能否请您提供已启用调试日志记录的 Wi-Fi 协议栈日志，以便我们进一步分析 Wi-Fi 线程的状态？要启用调试日志，请在wifi_config.h 文件中启用“CONFIG_WLCMGR_DEBUG”和“CONFIG_WIFI_SDIO_DEBUG”宏。头文件？

MCXN947 HPDAC 反向移植 我正在将 Zephyr nxp_hpdac 驱动程序移植到 Zephyr 4.3，用于基于 MCXN947 的板。 上游驱动程序未使用设备初始化回调。然而，在 Zephyr 4.3 上，除非我在使用该外设之前显式初始化 DAC2 时钟、SPC 模拟模块并进行RESET，否则 HPDAC 无法正常工作。 我添加了一个 nxp_hpdac_init() 函数，该函数执行以下步骤： CLOCK_SetClkDiv(kCLOCK_DivDac2Clk, 1U) CLOCK_AttachClk(kFRO_HF_to_DAC2) CLOCK_EnableClock(kCLOCK_Dac2) SPC_EnableActiveModeAnalogModules(SPC0, kSPC_controlDac2) SPC_EnableLowPowerModeAnalogModules(SPC0, kSPC_controlDac2) RESET_PeripheralReset(kDAC2_RST_SHIFT_RSTn) DAC14_DoSoftwareReset() DAC14_DoFIFOReset() SPC_EnableActiveModeAnalogModules(SPC0, kSPC_controlVref) 这些初始化步骤基于 MCXN947 参考手册，并使用相应的 MCUX SDK API 实现。 init 函数通过 DEVICE_DT_INST_DEFINE() 注册为设备初始化回调函数。经过这些更改，HPDAC 可以正常工作了。 我还检查了 Zephyr MCUX SYSCON 时钟控制驱动程序和 mcux_lpc_syscon_clock.h 文件。虽然有绑定，但我找不到 HPDAC/DAC2 时钟标识符或该外设的时钟控制实现，因此我目前直接使用 MCUX SDK 时钟、SPC 和复位 API。 我的问题是： 1. 在向后移植 MCXN947 HPDAC 驱动程序时，这种方法是否正确？ 2. 在较新的 Zephyr 版本中，这些资源是在其他地方初始化的，还是上游 nxp_hpdac 驱动程序假定它们已经配置好了？ 3. HPDAC 设备初始化回调是否是进行此 MCXN947 特定初始化的正确位置，还是应该在 Zephyr 的其他地方处理这些步骤？ 我已附上完整的移植驱动程序供您参考。 模拟（ADC|CMP|DAC|运算放大器） 时钟|计时器 MCX N

请问能否提供LS1021A的IFC接口的PCB设计指南？ 您好， 在我的板上，LS1021A 的 IFC 接口将直接连接到两个 Flash、两个带 MCU 接口的 PHY 和 2 个缓冲器（ SN74LVC16245A ）。PCB 布线将非常复杂。所以， 1. 从系统集成角度来看，可以接受什么样的路由拓扑结构？ 2. 请问能否提供LS1021A的IFC接口的PCB设计指南？ 提前感谢！ 顺祝商祺！ 杰森 QorIQ LS1设备 Re: Could you please provide me the PCB design guide for IFC interface of LS1021A 嗨，June： 如下图所示，我的电路有点复杂。IFC总线将驱动总共8个芯片通过一些缓冲器。由于IFC接口采用异步模式，因此IFC速率不高。您是否有像 Yiping.wang 给我的那种 IFC 接口的通用路由指南？ Jason_in_job_0-1789111004993.pngJason_in_job_0-1789111004993.png 提前感谢！ 顺祝商祺！ 杰森 Re: Could you please provide me the PCB design guide for IFC interface of LS1021A 请分享您的拓扑结构详情 1. 这两个 SN74LVC16245A 设备将用于缓冲或隔离 IFC 地址/数据总线吗？ 2. 将哪些类型的闪存设备连接到 IFC 接口（或非 闪存、与非 闪存等）？ 3. 这两个 PHY 设备是如何连接到 IFC 接口的？他们使用的是GPCM模式吗？ 4. 请您确认完整的IFC装载清单？它由两个闪存设备和两个MCU接口PHY设备组成吗？ 谢谢！

MCF51JE256 的替代产品 我想请您推荐一款符合以下要求的MCU芯片：32位数据总线/传输；1MB或更大的程序存储空间；集成至少一个I2C总线控制器；集成至少两个SPI总线控制器；至少六个或更多A/D模数转换通道；集成至少一个3×3矩阵键盘控制器；集成至少两个定时器；集成TOD（时间）定时器中断和其他外部中断；集成USB接口控制器。以上就是全部要求——谢谢您的帮助。我们希望找到一款能够替代我们目前使用的芯片 MCF51JE256 功能的芯片。如果您需要，我还可以帮助您寻找符合这些要求的特定MCU推荐产品。 模拟（ADC|CMP|DAC|运算放大器） 音频（PDM | I2S | SAI） 通信与控制（I3C | I2C | SPI | FlexCAN | 以太网 | FlexIO）

MCXN947 HPDAC backport I am backporting the Zephyr nxp_hpdac driver to Zephyr 4.3 for an MCXN947-based board. The upstream driver does not use a device init callback. However, on Zephyr 4.3 the HPDAC does not work correctly unless I explicitly initialize the DAC2 clock, SPC analog modules and reset before using the peripheral. I added an nxp_hpdac_init() function which performs the following steps: CLOCK_SetClkDiv(kCLOCK_DivDac2Clk, 1U) CLOCK_AttachClk(kFRO_HF_to_DAC2) CLOCK_EnableClock(kCLOCK_Dac2) SPC_EnableActiveModeAnalogModules(SPC0, kSPC_controlDac2) SPC_EnableLowPowerModeAnalogModules(SPC0, kSPC_controlDac2) RESET_PeripheralReset(kDAC2_RST_SHIFT_RSTn) DAC14_DoSoftwareReset() DAC14_DoFIFOReset() SPC_EnableActiveModeAnalogModules(SPC0, kSPC_controlVref) These initialization steps were based on the MCXN947 reference manual and implemented using the corresponding MCUX SDK APIs. The init function is registered as the device init callback through DEVICE_DT_INST_DEFINE(). With these changes, the HPDAC works correctly. I also checked the Zephyr MCUX SYSCON clock-control driver and the mcux_lpc_syscon_clock.h bindings, but I could not find an HPDAC/DAC2 clock identifier or clock-control implementation for this peripheral, so I am currently using the MCUX SDK clock, SPC and reset APIs directly. My questions are: 1. Is this the correct approach when backporting the MCXN947 HPDAC driver? 2. In newer Zephyr versions, are these resources initialized somewhere else, or does the upstream nxp_hpdac driver assume that they have already been configured? 3. Is the HPDAC device init callback the correct place for this MCXN947-specific initialization, or should these steps be handled elsewhere in Zephyr? I have attached the complete backported driver for reference. Analog(ADC|CMP|DAC|OpAmps) Clock|Timers MCXN

MCF51JE256の代替製品 以下の要件を満たすMCUチップについて、ご提案をお願いしたいです。32ビットデータバス/転送、プログラムメモリ空間1MByte以上、少なくとも1つのI2Cバスコントローラと統合、少なくとも2つのSPIバスコントローラと統合、6つ以上のA/Dアナログからデジタルへの変換チャネル、少なくとも3×3マトリックスキーボードコントローラと統合、少なくとも2つのタイマーと統合、TOD(時間割り込み)タイマー割り込みおよびその他の外部割り込みと統合、USBインターフェースコントローラと統合。以上です。ご協力ありがとうございます。現在のチップであるMCF51JE256の機能を置き換えられるチップを見つけたいと考えています。もしよければ、これらの要件に合う特定のMCUのおすすめを探す手助けもできます。 アナログ(ADC|CMP|DAC|オペアンプ) オーディオ(PDM |I2S |SAI) 通信・制御(I3C |I2C |SPI |FlexCAN |イーサネット |FlexIO)

WiFi (SDIO) disconnects on i.MXRT1176 correlated with Qt/QML UI complexity Hi Team, We are currently working on an instrument cluster that features screen mirroring. In our architecture, a companion mobile app streams frames over Wi-Fi to our host MCU. The data is received via an SDIO-connected Wi-Fi module, decoded using FFmpeg, and rendered on the display. We are utilizing lwIP for our network stack and Qt for MCUs for the cluster HMI. System Specifications: Host MCU: NXP i.MX RT1176 Wi-Fi Module: u-blox MAYA-W161 (SDIO interface) Display: LCDIFV2 (Parallel RGB Interface) OS: FreeRTOS The Issue: We are experiencing intermittent Wi-Fi disconnections that appear to be directly tied to graphical load. The Wi-Fi drops only occur when the display is running a resource-heavy GUI(featuring numerous elements and animations). When we switch to a lightweight UI, the Wi-Fi connection remains perfectly stable. Kindly guide us to sort out this issue. Regards, Vignesh Re: WiFi (SDIO) disconnects on i.MXRT1176 correlated with Qt/QML UI complexity Hi @Vignesh_VInayak, hope you are doing well. Since image processing requires high CPU usage and large memory footprint, it is intended that for GUI-related applications, one of the two cores is dedicated to managing the interface. Would you please clarify if your implementation approach uses the two cores? Is there enough stack dedicated to each thread? Additionally, would you please share logs with debug logging enabled for the Wi-Fi stack, in order to further analyze the state of the Wi-Fi thread? To enable the debug logs, could you please enable the "CONFIG_WLCMGR_DEBUG" & "CONFIG_WIFI_SDIO_DEBUG" macros in the wifi_config.h header file?

i.MXRT1176におけるWiFi（SDIO）切断は、Qt/QML UIの複雑さと相関関係がある。 チームの皆さん、こんにちは。 現在、画面ミラーリング機能を搭載したインストルメントクラスターの開発に取り組んでいます。私たちのアーキテクチャでは、対応するモバイルアプリがWi-Fi経由でホストMCUにフレームをストリーミングします。データはSDIO接続のWi-Fiモジュールを通じて受信され、FFmpegでデコードされ、ディスプレイ上でレンダリングされます。ネットワークスタックにはlwIPを、クラスタHMI用のMCUにはQtを使用しています。 システム仕様： ホストMCU: NXP i.MX RT1176 Wi-Fiモジュール: u-blox MAYA-W161(SDIOインターフェース) ディスプレイ: LCDIFV2(パラレルRGBインターフェース) OS: FreeRTOS 問題点：グラフィック処理の負荷と直接関係していると思われる、断続的なWi-Fi接続切断が発生しています。Wi-Fi接続が切断されるのは、ディスプレイがリソースを大量に消費するGUI（多数の要素やアニメーションを含む）を実行している場合のみです。軽量なUIに切り替えても、Wi-Fi接続は完全に安定します。 この問題を解決するためのご指導をお願いいたします。 よろしくお願いいたします。 ヴィグネシュ Re: WiFi (SDIO) disconnects on i.MXRT1176 correlated with Qt/QML UI complexity こんにちは、 @Vignesh_Vinayak さん。お元気でお過ごしでしょうか。 画像プロセッシングは高いCPU使用率と大きなメモリ使用量を必要とするため、GUI関連アプリケーションでは、2つのコアのうち1つがインターフェース管理に専用であることが想定されています。貴社の実装方法では、2つのコアを使用しているかどうかを明確にしていただけますか？各スレッドごとに十分なスタックがありますか? さらに、Wi-Fiスタックでデバッグログを有効にした状態でログを共有していただけますか?Wi-Fi Threadの状態をさらに分析するために。デバッグログを有効にするには、wifi_config.hの「CONFIG_WLCMGR_DEBUG」と「CONFIG_WIFI_SDIO_DEBUG」マクロを有効にしてくださいヘッダーファイル？