MRF13750H 入力マッチング設計シミュレーション こんにちは！ Usimmicsを使用してMRF13750H-915MHzリファレンス回路基板の入力整合回路をシミュレートしようとしています（ADSもAWRも持っていません）。 NXPのデータシートに記載されているものと同じ幅と長さの配線を使用していますが、結果は915MHzと一致しません。私が何か間違っている点があれば教えてください。 最高、 ルイス・ビジャヌエバ RF Re: MRF13750H Input Matching Design Simulation 情報ありがとうございます！ Re: MRF13750H Input Matching Design Simulation こんにちは、Luis_Vさん 良い一日！ 残念ながら、あなたが使っているシミュレータは使ったことがないので完全な比較はできませんが、私が見た限りでは以下の点をお伝えできます: ADS/AWRでは、元のレイアウトには以下が含まれます。 T字管の不連続性、 マイター曲げ、 オープンエンド効果、 カップリング効果。 回路図は理想的なMLINセクションを直接接続しています。 さらに、AWRシミュレーションはパッケージ内に存在する可能性のある寄生効果を「考慮」していると理解しています。 この情報がお役に立てば幸いです。他に何かご不明な点がありましたら、お気軽にお問い合わせください。 良い一日をお過ごしください。幸運を祈ります。

设计工具 TEA173X回扫式开关电源设计工具。 请发送至 电源解决方案 Re: Design tool USB-PD3.0 / QC4.0 智能充电设计工具 | 恩智浦半导体 目前没有适用于TEA173X的设计工具。 您可以参考上面的链接了解回扫式设计。

S32G Core RESET Hi NXP: I would like to know if S32G399 supports the independent reset of a specific M7 core without affecting the normal operation of other cores? Re: S32G Core RESET Hello, @ChuanG  Thanks for your post. Yes, it is supported, commonly, turn on/off M7_1/2/3 through applications running on M7_0 BR Chenyin

設計ツール TEA173XフライバックSMPS設計ツール。 私に送ってほしい 電源ソリューション Re: Design tool USB-PD3.0 / QC4.0 スマート充電設計ツール |NXPセミコンダクターズ 現在、TEA173Xのデザインツールは利用できません。 フライバック設計については上記のリンクを参照してください。

MRF13750H Input Matching Design Simulation Hello! I am trying to simulate the input matching network of the MRF13750H-915MHz reference circuit board using Usimmics (I don't have ADS neither AWR)  I am using the same width and length traces as those in NXP datasheet, but the results do not correspond to 915MHz. Does anyone know what I am doing wrong? Best, Luis Villanueva RF Re: MRF13750H Input Matching Design Simulation Thank you for the information! Re: MRF13750H Input Matching Design Simulation Hello Luis_V Good day! Unfortunately, I haven't used the simulator you're using, so I can't make a complete comparison, but from what I can see, I can tell you the following: In ADS/AWR, the original layout includes: tee discontinuities, mitered bends, open-end effects, coupling effects. Your schematic uses ideal MLIN sections connected directly. Furthermore, I understand that the AWR simulation "takes into account" the parasitic effects that may be present in the package. I hope this information has helped you, please let me know if you need help with anything else. Have a great day and best of luck.

S32G 核心 RESET 您好，NXP： 我想知道S32G399是否支持对特定M7内核进行独立复位，而不影响其他内核的正常运行？ Re: S32G Core RESET 你好， @ChuanG 感谢你的帖子。 是的，支持这种操作。通常情况下，可以通过运行在 M7_0 上的应用程序来开启/关闭 M7_1/2/3。 BR 陈银

How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? Hello NXP team, I am testing the DDR Sideband ECC functionality on an i.MX 8QuadXPlus / i.MX 8DualXPlus platform with a 40-bit DDR3L interface (32-bit data + 8-bit ECC). According to AN13566, Inline ECC errors can be injected by unlocking the ECC parity region through ECC_REGION_PARITY_LOCK and modifying the ECC parity bits. However, I could not find a detailed error-injection or validation procedure for Sideband ECC. AN13566 mentions that Sideband ECC uses an additional ECC byte and that the controller checks this byte during DDR reads. It also mentions that Sideband ECC supports an automatic scrub RMW operation after detecting a correctable single-bit error. Could you please clarify the recommended method to test Sideband ECC? Is there a hardware error-injection or data-poisoning register for Sideband ECC? How can software inject a single-bit correctable error? How can software inject a double-bit uncorrectable error? Which ECC status registers and interrupt signals should be checked? How can we verify that the Sideband ECC scrub operation has corrected and written back the data? Is there any example code, test procedure, or DDR controller register sequence available? Our configuration is: SoC: i.MX 8QuadXPlus / i.MX 8DualXPlus DDR type: DDR3L DDR interface: 40-bit, 32-bit data + 8-bit ECC Thanks. Re: How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? Hi @kkfly  You can refer to the description of the ECC register in the IMX8DXL RM documentation. https://www.nxp.com/products/iMX8XLite In particular, the ECC Configuration Register 0 (ECCCFG0) and ECC Configuration Register 1 (ECCCFG1) registers. pengyong_zhang_0-1784880352446.png B.R Re: How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? The doc says 'NOTE: ECC data poisoning is not supported in this SoC. Please ensure this bit setting is 0.' So does that mean the IMX8DXL and IMX8QXP don't support ECC error injection?

Support for Direct Framebuffer Write to Display on i.MX8QXP Hi NXP Team,   Soc : iMX8qxpC0mek Linux O.S : yocto [Scarthgap L6.6.5 ] We would like to check whether direct framebuffer writing to the display is supported on the i.MX8QXP Yocto Linux platform. Our requirement is to display graphics or an image directly during the early boot stage, before the Weston/Wayland compositor and HMI application are initialized. Could you please clarify: Whether direct framebuffer access, such as /dev/fb0, is supported. Whether the display can be updated directly using DRM/KMS without starting Weston. Whether NXP provides any reference application or sample code for direct display rendering The required kernel configurations, device-tree changes, or display-driver settings. Whether direct framebuffer access could conflict with Weston when the compositor starts later. Please share the recommended approach for implementing early display output on the i.MX8QXP platform. Re: Support for Direct Framebuffer Write to Display on i.MX8QXP Hello @Ram2  Hope you are doing very well. 1. Is /dev/fb0 (fbdev) supported? No, not natively on i.MX 8. The NXP i.MX Linux Reference Manual explicitly shows ins chapter 6.2.2 Frame buffer: Frame buffer drivers are supported for i.MX 6 and i.MX 7, but not for i.MX 8 2. Direct DRM/KMS access without Weston Yes, this is the correct and supported approach. On i.MX 8, Weston uses the DRM backend, which means Weston must not be running when an application directly accesses DRM/KMS.  You can take a look to the chapter 7.3.10.7 cam test application of UG10163. 3. NXP Reference Application / Sample Code You can take a look to the SDK_2_9_0_MEK-MIMX8QX\boards\mekmimx8qx\driver_examples\dpu\character example. Download it from MCUXpresso SDK. 4. Kernel Configuration, Device Tree, and Display Driver Settings Kernel configuration (in imx_v8_defconfig): CONFIG_DRM=y # DRM framework CONFIG_DRM_IMX=y # i.MX DPU DRM driver (drivers/gpu/drm/imx) CONFIG_DRM_IMX_DPU=y # DPU-specific DRM module CONFIG_DRM_IMX_MIPI_DSI_NORTHWEST=y # MIPI DSI (for OLED panel support) CONFIG_DRM_IMX_LDB=y # LVDS Display Bridge Please take a look to the Table 10. Kernel and device tree configurations of RN00210, in section Video Display. 5. Conflict with Weston When It Starts Later Yes, there is a conflict. Since both the early-boot DRM/KMS application and Weston fight for exclusive control of /dev/dri/card0, the early application must release the DRM master before Weston starts. You can try display via U-Boot logo. U-Boot supports BMP images rendered via DRM/simplefb. This completely avoids the Linux-layer conflict and produces the earliest possible splash screen. Best regards, Salas.

如何在 i.MX 8QuadXPlus / i.MX 8DualXPlus 上测试边带 ECC 错误注入？ 您好，NXP团队， 我正在测试 i.MX 8QuadXPlus / i.MX 8DualXPlus 平台上的 DDR 边带 ECC 功能，该平台具有 40 位 DDR3L 接口（32 位数据 + 8 位 ECC）。 根据 AN13566，可以通过 ECC_REGION_PARITY_LOCK 解锁 ECC 奇偶校验区域并修改 ECC 奇偶校验位来注入内联 ECC 错误。然而，我找不到关于边带 ECC 的详细错误注入或验证程序。 AN13566 提到边带 ECC 使用额外的 ECC 字节，并且控制器在 DDR 读取期间检查此字节。它还提到，边带 ECC 在检测到可纠正的单比特错误后，支持自动清除 RMW 操作。 请问测试边带ECC的推荐方法是什么？ 边带ECC是否有硬件错误注入或数据投毒寄存器？ 软件如何注入一个可纠正的单比特错误？ 软件如何注入双比特不可纠正错误？ 应该检查哪些ECC状态寄存器和中断信号？ 如何验证边带 ECC 纠错操作是否已纠正数据并将其写回？ 是否有示例代码、测试步骤或DDR控制器寄存器序列可供参考？ 我们的配置如下： SoC：i.MX 8 QuadXPlus / i.MX 8 DualXPlus DDR类型：DDR3L DDR接口：40位、32位数据+8位ECC 谢谢。 Re: How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? 嗨@kkfly 您可以参考 IMX8DXL RM 文档中的 ECC 寄存器描述。 https://www.nxp.com/products/iMX8XLite 具体而言，是ECC 配置寄存器 0 (ECCCFG0)和ECC 配置寄存器 1 (ECCCFG1)寄存器。 pengyong_zhang_0-1784880352446.png BR Re: How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? 文档中写道：“注意：此SoC不支持ECC数据投毒。”请确保此位设置为 0。那么，这是否意味着 IMX8DXL 和 IMX8QXP 不支持 ECC 错误注入？

支持 i.MX8QXP 直接帧缓冲区写入显示器 您好，NXP团队：   SoC：iMX8qxpC0mek Linux 操作系统：yocto [Scarthgap L6.6.5] 我们想检查一下 i.MX8QXP Yocto Linux 平台是否支持直接向显示器写入帧缓冲区。 我们的要求是在启动初期，在 Weston/Wayland 合成器和 HMI 应用程序初始化之前，直接显示图形或图像。 请问您能否澄清一下： 是否支持直接访问帧缓冲区，例如/dev/fb0 。 是否可以直接使用 DRM/KMS 更新显示内容，而无需启动 Weston。 NXP是否提供任何用于直接显示渲染的参考应用程序或示例代码 所需的内核配置、设备树更改或显示驱动程序设置。 直接访问帧缓冲区是否会与 Weston 在合成器稍后启动时发生冲突。 请分享在 i.MX8QXP 平台上实现早期显示输出的推荐方法。 Re: Support for Direct Framebuffer Write to Display on i.MX8QXP 你好@Ram2 希望你一切都好。 1. 是否支持 /dev/fb0 (fbdev)？ 不，i.MX 8 本身并不支持。NXP i.MX Linux 参考手册在第 6.2.2 章“帧缓冲区”中明确指出： 帧缓冲区驱动程序支持 i.MX 6 和 i.MX 7，但不支持 i.MX 8。 2. 无需 Weston 即可直接访问 DRM/KMS 是的，这是正确且有依据的方法。 在 i.MX 8 上，Weston 使用 DRM 后端，这意味着当应用程序直接访问 DRM/KMS 时，Weston 不能运行。 您可以参阅UG10163的 7.3.10.7 章 cam 测试应用。 3. NXP 参考应用/示例代码 您可以查看 SDK_2_9_0_MEK-MIMX8QX\boards\mekmimx8qx\driver_examples\dpu\character 示例。从MCUXpresso SDK下载。 4. 内核配置、设备树和显示驱动程序设置 内核配置（在 imx_v8_defconfig 中）： CONFIG_DRM=y # DRM framework CONFIG_DRM_IMX=y # i.MX DPU DRM driver (drivers/gpu/drm/imx) CONFIG_DRM_IMX_DPU=y # DPU-specific DRM module CONFIG_DRM_IMX_MIPI_DSI_NORTHWEST=y # MIPI DSI (for OLED panel support) CONFIG_DRM_IMX_LDB=y # LVDS Display Bridge 请看表10。RN00210的内核和设备树配置，在视频显示部分。 5. 与韦斯顿的冲突（稍后开始） 是的，存在冲突。 由于早期启动的 DRM/KMS 应用程序和 Weston 都争夺 /dev/dri/card0 的独占控制权，因此早期应用程序必须在 Weston 启动之前释放 DRM 主设备。 您可以尝试通过 U-Boot 徽标进行显示。U-Boot 支持通过 DRM/simplefb 渲染的 BMP 图像。这样就完全避免了 Linux 层冲突，并能尽早生成启动画面。 顺祝商祺！ 萨拉斯。

S32Gコアリセット こんにちは、NXPさん。 S32G399特定のM7コアの独立リセットを他のコアの通常の動作に影響を与えずにサポートしているのか知りたいです。 Re: S32G Core RESET こんにちは、 @ChuanG 投稿ありがとうございます。 はい、サポートされています。一般的には、M7_1/2/3のオン/オフをM7_0上で動作するアプリケーションで行われます BR チェイン

使用 IMXRT1172 LPSPI EDMA 传输 API 时，DMA IRQ 处理程序在 SPI 传输完成之前被调用。 您好， 我一直在使用 IMXRT1172 上的 SDK (2.16.100) 中的 LPSPI EDMA 传输 API 同时读取和写入 SPI 数据（即在两个大小相同的缓冲区的两个 DMA 通道上进行 TX+RX 传输）。不幸的是，EDMA 回调似乎在传输实际完成之前就被调用了。在回调中，检查 LPSPI 的 SR、FSR 和 RSR 显示，即使 DMA 认为它已完成，SPI 仍然认为它很忙。IEMBF 仍然已设置，TXCOUNT 为 1。 SR = 0x01000100（MBF、WCF） FSR TXCOUNT = 1，RXCOUNT = 0 RSR = 0x00000002 (RXEMPTY, !SOF) 如果我只执行 TX 操作，这在某种程度上是有意义的，因为 SPI 外设可能仍然会输出从 DMA 加载的最后一个字节。因此，在这种情况下，DMA 外设实际上已经完成了将最后一个字节从 RAM 加载到 SPI 数据 TX 寄存器，但 SPI 仍然需要做一些工作才能将其发送出去。 但是，当同时执行 TX 和 RX 时，我原本预期如果 TXCOUNT 为 1，那么 RXCOUNT 也应该为 1。也就是说，在所有 TX 数据时钟输出完毕之前，DMA 不应该完成 RX，因为最后一个字节需要通过 DMA 从 SPI RX 数据寄存器传输到 RAM 中，而这只会在传输的最后一个时钟周期发生。 这真的是个问题吗？ 如果是这样，是用SDK实现的吗？还是用硬件IP实现的？ 我希望能够在 DMA 回调中检查 LPSPI SR，以确定是否存在任何 SPI 错误。 谢谢！ -m Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done 嗨@nxp16 ， 非常感谢您对我们产品的关注以及对我们社区的使用。 DMA 完成和 SPI 总线完成是两个不同的概念。 eDMA 回调表明 DMA 引擎已完成在内存和 LPSPI FIFO/寄存器路径之间移动配置的字节数。这并不一定意味着 LPSPI 总线状态机已经完成最后一帧或返回空闲状态。 对于 LPSPI 总线完成情况，请检查 SR[TCF] 或等待 SR[MBF] 清除。 mayliu1_0-1784876065178.png mayliu1_1-1784876092476.png 希望对你有帮助 顺祝商祺！ 5月 Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done 是的，但在 TX/RX 传输中，我预期 DMA 完成后 TX_COUNT 和 RX_COUNT 都应为零。也就是说，RX DMA 不可能在最后一个 SPI 时钟之前完成，因为 SPI 外设要到那时才会将数据的最后一位移入 RX FIFO，而 DMA 要到最后一位移入 RX FIFO 后才能将最后一个字节复制到 RAM 中。因此，在这种情况下，TX 和 RX 都应该在 DMA 完成之前完成。如果只是 TX 传输，那么是的，DMA 可能在 SPI 完成之前完成，TX_COUNT 仍然可能为 1。 谢谢！ -m Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done 嗨@Mike_M3 ， 感谢您的反馈。 你的观点对于 RX 数据路径是有效的：一旦 RX EDMA 通道完成，预期的 RX 数据就已经被移动到 RAM 中。然而，这仍然与 LPSPI 总线完成不同。 TXCOUNT/RXCOUNT 是先进先出 (FIFO) 占用指示符。RXCOUNT=0 表示 RX FIFO 已被 DMA 清空，而 TXCOUNT=1 可能仍然表示发送/命令 FIFO 中有一个待处理的条目。在 LPSPI 中，发送 FIFO 也用于命令/TCR 条目，因此 TXCOUNT 不仅仅是 RX 完成的镜像。MBF=1 表示 LPSPI 总线状态机尚未完全恢复到空闲状态。 因此，我不会使用 TXCOUNT/RXCOUNT 相等作为转账完成的条件。对于 LPSPI 总线完成条件，请改用 SR[TCF]=1 或 SR[MBF]=0。如果更倾向于基于中断的指示，请启用 kLPSPI_TransferCompleteInterruptEnable，并将 EDMA 回调仅保留为 DMA 完成指示。 顺祝商祺！ 5月

将开发板 PCB 导入 Altium 我们的团队正在使用 S32K148-Q176 评估板 RevB。我们正在设计一个与评估板连接的板，并试图获得该板的模型以帮助我们完成这项工作。从您的网站下载时，文件将保存为 BRD 文件。我们这里使用的是 Altium，所以无法导入该文件。你们的工程团队能否将 .BRD 文件转换为 ASCII .alg 文件？文件，还是 Altium 可以导入的其他文件格式？ Re: Getting a Dev Board PCB imported to Altium 嗨@rollypoli 遗憾的是，我没有办法将 Allegro BRD 数据库转换为 Altium 格式。 对于过去类似的请求，我通常建议使用免费的 Cadence Allegro 查看器。Cadence 提供了一个免费的查看器，可以打开 BRD 文件，并允许您直接检查 PCB 数据库。 使用查看器中提供的测量和检查工具，您应该能够准确地确定连接器、安装孔和其他机械特征的位置和间距。通常情况下，这样做足以在您自己的 Altium 设计中复制电路板轮廓和连接器位置，从而使新的 PCB 在机械上与原电路板保持兼容。 您可以从以下网址下载免费的 Cadence 查看器： https://www.cadence.com/en_US/home/tools/pcb-design-and-analysis/allegro-downloads-start.html 虽然这不如拥有原生 Altium 设计文件方便，但对于需要参考 Allegro PCB 布局并在其他 CAD 工具中重新创建相关机械尺寸的客户来说，这种方法效果很好。 此致， Lukas Re: Getting a Dev Board PCB imported to Altium 您能否将其从 .brd 文件转换为 .alg 文件？(ascII) allegro 文件？ 我会看看观众。 Re: Getting a Dev Board PCB imported to Altium 抱歉，我没有这样的机会。

i.MX8M Plus — ECSPI/SPI NOR 上のセカンダリイメージブート (IMG_CNTN_SET1_OFFSET): OP で ROM がフォールバックするか i.MX8M Plus -- ECSPI/SPI NOR 上のセカンダリ イメージ ブート (IMG_CNTN_SET1_OFFSET): OPEN 構成では ROM がフォールバックしますか? ==== セットアップ ==== - SoC：i.MX8M Plus（カスタムSMARCモジュール） - ブートデバイス: ECSPI2 / CS1 上のシリアル NOR (Winbond W25Q128、16 MiB)。これはFlexSPIではなく、レガシーのeCSPIコントローラーです。 - セキュリティ:OPEN構成(デバイスがHABクローズドでない)。 - ヒューズ IMG_CNTN_SET1_OFFSET (ヒューズ読み取り 2 1) = 0x00000000。 - フラッシュマップ: プライマリブートローダーは0x000000、セカンダリコピーは0x400000 (4 MiB) にあります。 文書化されたSPIマッピングによると： 「SPIの場合：ヒューズが10より大きい場合はセカンダリブートが無効になります。n == 0の場合はオフセット = 4 MB、n == 2の場合は1 MB、その他でn <= 10の場合は1 MB * 2^nとなります。」 ヒューズ n = 0 (工場出荷時のデフォルト設定、書き込み不要) の場合、セカンダリオフセットは正確に 0x400000 になります。 ==== 問題点 ==== バイト単位で同一で、cmp.bで検証済みのプライマリイメージのコピーを0x400000に配置し、プライマリブートヘッダーを無効化（sf erase 0 0x1000）してリセットしました。 ROMはセカンダリイメージにフォールバックしないため、ボードは起動不能状態になります（USB SDP経由でのみ復旧可能）。 また、プライマリボディ内部の穴を消去する（sf erase 0x100000 0x40000）ことも試みましたが、結果は同じでした。 ==== 質問 ==== 1. SPI/ECSPI NORで、ROMがIMG_CNTN_SET1_OFFSETの二次映像に切り替わるのは具体的に何をトリガーするのか? これは無効なプライマリブートヘッダーやイメージ解析失敗、それとも特定のHAB認証失敗なのでしょうか? 2. セカンダリイメージブートは、OPEN（非セキュア）構成でも機能しますか、それともデバイスがHABで閉じられている場合にのみ機能しますか？ 3. 同じリセットにフォールバックするのか、それとも電源のオンオフ／2回目のリセット（永続ブート方式）が必要なのか？ 4. 0x400000 のセカンダリ イメージは、別々に構築されたブート可能なイメージ (そのオフセット用の独自の IVT/ブート データ) である必要があります。 それとも、プライマリとバイト単位で同一のコピーで十分なのでしょうか？ ==== ロジックアナライザによる証拠（リセット中にキャプチャされたSPIバス） ==== リセット中に、Saleae Logic Pro 16を使用してECSPI2バス（CLK、MOSI、MISO、CS）を500 MS/sでプローブし、すべてのSPIトランザクションをデコードしました。比較のために、FlexSPI NORから起動し、セカンダリへのフォールバックも正常に行われるi.MX8QMモジュールでも同様のテストを実施しました。 ---- i.MX8M Plus (ECSPI NOR)、プライマリが破損しています ---- ROMは0x03のREADコマンドのみを発行し、オフセット0から厳密に順次読み取ります。 0x03 00 00 FC -> 0x0000FC を読み込む 0x03 00 04 EC -> 0x0004EC を読み込む 0x03 00 08 DC -> 0x0008DC を読み込む ...（64 KiBブロックあたり約50回の読み取り、増加傾向）... 0x03 00 13 xx -> ここで読み取りカウントが減少（0x100000-0x140000 の領域が消去され、MISO=0xFF） 0x03 00 18 xx -> 穴を越えて直線的に続く ...最大で約0x1A69E8まで... ROMはプライマリ領域全体を直線的に読み取り、消去/無効領域をそのまま通過し（0xFFを取得）、0x400000または0x800000（セカンダリ領域）への読み取りは決して行いません。 キャプチャ全体（2500万サンプル、デコードされたトランザクション654件）には、「0x03 40 xx xx」はどこにも存在しません。 完全に消去されたヘッダーの場合、ROMは0xFFをロードし実行し、同期アボートでクラッシュします。フォールバックは一切ありません。 ---- i.MX8QM (FlexSPI NOR) は比較のために使用しています -- セカンダリフォールバックは正常に動作します ---- プライマリコンテナヘッダーのみが無効化された場合（FCBは0x000400にそのまま残された場合）、QM ROMは次の動作をします。 0x0B 00 04 00 -> 高速読み取り FCB @0x000400、MISO: 46 43 46 42 ("FCFB" マジック、FlexSPI 設定有効) ...FCB構成データを読み込む... 0x0B 00 10 00 -> 高速読み取りプライマリコンテナ @0x001000、MISO: FF FF FF FF (無効!) 0x0B 40 10 00 -> 高速読み取りセカンダリコンテナ@0x401000、MISO:有効な<-- ROMスイッチ、同じリセット 0x0B 40 30 00、0x0B 40 40 00、... -> 2次画像全体を読み込みます(0x40xxxxで~90リード) QM ROMはFCBを読み取り、FlexSPIを設定し、0x001000のプライマリコンテナをチェックし、0xFFを認識します。 そして直ちに(同じリセットで)0x401000のセカンダリコンテナに切り替わります。これはうまくいきます。 代わりに最初の4MB(FCBを含む)をすべて消去すると、QM ROMは2回だけの読み込みを行います 0x000400で、0xFFを得て撤退しません。つまり、撤退が作戦するには有効なFCBが必要です。 - - 比較 - - i.MX8M Plus (このボード): コントローラ:eCSPI(レガシーSPI) オペコードを読みます:0x03 READ FCBの現状:いいえ(eCSPIにはFCBの概念はありません) 破損したプライマリでセカンダリーを読み取る:いいえ ― バスは「0x03 40 xx xx」を表示しません。 結果:レンガ(ロード0xFF ->クラッシュ) i.MX8QM(参考文献): コントローラー:FlexSPI オペコードを読んでください:0x0B 速読 FCBの提示:はい(0x400、魔法の「FCFB」) 破損したプライマリで二次を読み取る:はい -- 「0x0B 40 10 00」、同じリセット 結果:セカンダリーブーツ成功 ==== 要約 ==== バスキャプチャから、i.MX8M Plus の IMG_CNTN_SET1_OFFSET セカンダリイメージの起動が確認できる。 FlexSPI専用であるか、HABクローズド構成によって制限されているかのどちらかで、有効になりません。 OPEN構成のeCSPI NORの場合。 NXPの皆さん、確認いただけますか: - i.MX8M Plus上で、eCSPI(FlexSPIとは異なる)NORがセカンダリイメージブートにサポートされているかどうか; - トリガーがHAB-auth-failure(閉じた設定のみ)か、無効なヘッダー(開設定も含む)か; - フォールバックが同じリセットか電源サイクルが必要か; - セカンダリはそのオフセットのために別途構築する必要があるのか、それともバイト同一のコピーで問題ないのか。 よろしくお願いします。 Re: i.MX8M Plus — Secondary image boot (IMG_CNTN_SET1_OFFSET) on ECSPI/SPI NOR: does ROM fall back i こんにちは、 @djordje_nodさん。 お元気でお過ごしのことと思います。 Q1.ECSPI NORにおいて、ROMがセカンダリROMにフォールバックするトリガーは何ですか？ OPENモードでは、ROM/HABがイメージ認証を行いますが、すべての認証エラーは無視され、イメージは実行されます。 閉鎖モード(SEC_CONFIGフューズ)では、主イメージのHAB認証が失敗すると、ROMはPERSIST_SECONDARY_BOOT(SRC_GPR10[30])を1に設定し、ソフトウェアリセットを実行します。 Manuel_Salas_0-1785176534778.png Q2。OPEN構成でセカンダリイメージブートは動作しますか? OPENモードでは、ROMはHABエラーを無視するため、PERSIST_SECONDARY_BOOTを自律的に設定することはありません。 Q3。同じリセットですか、それとも2回目のリセットですか? プライマリブートはHAB認証に失敗します(クローズドモード)---->ROMセットSRC_GPR10[30] = 1---->ソフトウェアリセットを引き起こします。 次のリセットサイクルで、ROMはパーシステントビットを読み取り、それが1であることを確認し、プライマリオフセットではなくセカンダリオフセットからロードします。 Q4。0x400000でバイト同一のコピーか、別途ビルドされたイメージか? IVT/ブートデータフィールドにはフラッシュアドレスではなくRAMアドレスが含まれているため、バイト単位で同一のコピーで十分です。 よろしくお願いいたします。 サラス。

DPAA2 DPDK RTE FLOW Hello, I'm trying to create DPDK RTE FLOW on a DPAA2 SolidRun LX2160A Clearfog CX without success. Is it normal that it doesn't work ? What could be done to make it works ? I'm quite newbie with NXP DPAA2 and NXP in general, so can you please explain your technical words. Thanks. testpmd> flow create 0 ingress pattern eth / ipv4 / end actions rss queues 0 1 end types ip ipv4 end / end DPAA2_NET: Add entry(0) to table(0) failed DPAA2_NET: Create flow failed (-22) port_flow_complain(): Caught PMD error type 1 (cause unspecified): cause: 0xfffff340a300, unknown: Operation not permitted Re: DPAA2 DPDK RTE FLOW Check how the DPNI behind your DPDK port was created. From the Linux shell on the board: restool dprc show dprc.1 --resources          # find the dpni.X your DPDK port uses restool dpni info dpni.X                      # look at the "options" line and "num_queues" If options shows DPNI_OPT_NO_FS , or does not show DPNI_OPT_HAS_KEY_MASKING , that's your problem. Recreate the DPNI with the right options. Either edit dynamic_dpl.sh (or the environment it reads — on NXP LSDK it is typically the DPNI_OPTIONS variable) so the create call looks like this : restool dpni create \     --options=DPNI_OPT_HAS_KEY_MASKING \     --num-queues=2 \     --num-tcs=1 \     --container=dprc.2 Key points: Do not include DPNI_OPT_NO_FS . Do include DPNI_OPT_HAS_KEY_MASKING . Set --num-queues to at least the number of queues your RSS action references (you asked for queues 0 and 1, so ≥ 2). Then attach that DPNI to the DPDK container ( restool dprc assign … ) and rerun testpmd. If you use a static DPL file , add the same to the dpni@X node :  dpni@1 {   options = "DPNI_OPT_HAS_KEY_MASKING";     num_queues = <2>;     ... }; and reflash the DPL via fsl_mc apply dpl … in U‑Boot. Sanity‑check with a simpler rule first. Before RSS, confirm plain steering works:  testpmd> flow create 0 ingress pattern eth / ipv4 src is 10.0.0.1 / end \                      actions queue index 1 / end If this passes but the RSS variant still fails, the remaining issue is queue count / distribution config, not the DPNI options. Re: DPAA2 DPDK RTE FLOW https://www.nxp.com/webapp/Download?colCode=DPAA2UM&location=null DPAA2 User Manual could be helpful BTW. what kind of BSP or SDK is used? Any resource from official websit?

DPAA2 DPDK RTE 流 你好， 我尝试在 DPAA2 SolidRun LX2160A Clearfog CX 上创建 DPDK RTE FLOW，但没有成功。 它不能正常工作是正常的吗？ 怎样才能让它奏效？ 我对 NXP DPAA2 和 NXP 产品都比较陌生，所以您能解释一下您使用的技术术语吗？ 谢谢。 testpmd> flow create 0 ingress pattern eth / ipv4 / end actions rss queues 0 1 end types ip ipv4 end / end DPAA2_NET: Add entry(0) to table(0) failed DPAA2_NET: Create flow failed (-22) port_flow_complain(): Caught PMD error type 1 (cause unspecified): cause: 0xfffff340a300, unknown: Operation not permitted Re: DPAA2 DPDK RTE FLOW 检查 DPDK 端口背后的 DPNI 是如何创建的。从板载的Linux shell中： restool dprc show dprc.1 --resources # 查找您的 DPDK 端口使用的 dpni.X 文件 restool dpni info dpni.X # 查看“options”行和“num_queues” 如果选项显示 DPNI_OPT_NO_FS，或者不显示 DPNI_OPT_HAS_KEY_MASKING，那就是你的问题所在。 使用正确的选项重新创建 DPNI。可以编辑 dynamic_dpl.sh 文件。（或者它读取的环境变量——在NXP LSDK中，它通常是DPNI_OPTIONS变量）因此，创建调用如下所示： restool dpni 创建 \ --options=DPNI_OPT_HAS_KEY_MASKING \ --num-queues=2 \ --num-tcs=1 \ --container=dprc.2 要点： 不要包含DPNI_OPT_NO_FS。 请包含DPNI_OPT_HAS_KEY_MASKING。 将 --num-queues 设置为至少与您的 RSS 操作引用的队列数量相同的队列数量（您要求队列 0 和 1，因此 ≥ 2）。 然后将该 DPNI 附加到 DPDK 容器（restool dprc assign …），然后重新运行 testpmd。 如果您使用静态 DPL 文件，请将其添加到 dpni@X 节点： dpni@1 { options = "DPNI_OPT_HAS_KEY_MASKING"; 队列数量 = <2>; ... }; 然后通过 U-Boot 中的 fsl_mc apply dpl … 重新刷写 DPL。 先用更简单的规则进行合理性检验。在安装RSS之前，请确认普通转向功能是否正常： testpmd> flow create 0 ingress pattern eth / ipv4 src is 10.0.0.1 / end \ 操作队列索引 1 / 结束 如果此方法通过但 RSS 变体仍然失败，则剩余的问题是队列计数/分发配置，而不是 DPNI 选项。 Re: DPAA2 DPDK RTE FLOW https://www.nxp.com/webapp/Download?colCode=DPAA2UM&location=null DPAA2 用户手册可能会有所帮助。 顺便问一下，你们使用的是哪种BSP或SDK？官方网站上有相关资源吗？

開発ボードのPCBをAltiumにインポートする 私たちのチームは、S32K148-Q176評価ボードRevBと協力しています。私たちは評価ボードとインターフェースするボードを設計しており、そのモデルを手に入れてその作業を支援しようとしています。ファイルは、お客様のサイトからダウンロードされる際にBRD形式で保存されます。ここではAltiumを使っているので、そのファイルはインポートできません。貴社のエンジニアリングチームは、.BRD ファイルを ASCII .alg 形式に変換できますか？ファイル、あるいはAltiumがインポートできる他のファイル形式ですか? Re: Getting a Dev Board PCB imported to Altium こんにちは、 @rollypoli さん。 残念ながら、Allegro BRDデータベースをAltium形式に変換する方法は持ち合わせていません。 過去に同様の依頼を受けた際には、通常、無料のCadence Allegroビューアの使用をお勧めしてきました。CadenceはBRDファイルを開けることができ、PCBデータベースを直接検査できる無料のビューアを提供しています。 ビューアに搭載されている測定ツールや検査ツールを使用すれば、コネクタ、取り付け穴、その他の機械的部品の位置と間隔を正確に特定できるはずです。これで通常は、自分のAltium設計で基板の輪郭やコネクタ位置を再現し、新しいPCBが元の基板と機械的に互換性を保つことができます。 無料のCadenceビューアは以下からダウンロード可能です: https://www.cadence.com/en_US/home/tools/pcb-design-and-analysis/allegro-downloads-start.html ネイティブのAltium設計ファイルほど便利ではありませんが、Allegro PCBレイアウトを参照し、別のCADツールで関連する機械寸法を再作成する必要があるお客様にはうまく機能しています。 よろしくお願いいたします。 ルーカス Re: Getting a Dev Board PCB imported to Altium .brd ファイルを .alg に変換する機能はありますか？(ascII) アレグロファイル？ 私は視聴者を見ます Re: Getting a Dev Board PCB imported to Altium 申し訳ありませんが、そのようなことは私にはできません。

Getting a Dev Board PCB imported to Altium Our team is working with the S32K148-Q176 Evaluation Board RevB. We are designing a board to interface with the evaluation board and were trying to get a model of it to aid in that endeavor. The files are saved as a BRD when downloaded from your site. We use Altium here and so we cannot import that file. Would your engineering team be able to convert the .BRD to an ASCII .alg file, or another file format that altium can import? Re: Getting a Dev Board PCB imported to Altium Hi @rollypoli  Unfortunately, I do not have a way to convert the Allegro BRD database into Altium format. For similar requests in the past, I have typically recommended using the free Cadence Allegro viewer. Cadence provides a free viewer that can open BRD files and allows you to inspect the PCB database directly. Using the measurement and inspection tools available in the viewer, you should be able to accurately determine the placement and spacing of the connectors, mounting holes, and other mechanical features. This is usually sufficient to reproduce the board outline and connector locations on your own Altium design so that the new PCB remains mechanically compatible with the original board. The free Cadence viewer can be downloaded from: https://www.cadence.com/en_US/home/tools/pcb-design-and-analysis/allegro-downloads-start.html While this is not as convenient as having a native Altium design file, it has worked well for customers who needed to reference an Allegro PCB layout and recreate the relevant mechanical dimensions in another CAD tool. Regards, Lukas Re: Getting a Dev Board PCB imported to Altium Do you have the ability to convert it from a .brd to a .alg (ascII) allegro file? I will look at the viewer Re: Getting a Dev Board PCB imported to Altium I'm sorry but I do not have such possibility. 

DPAA2 DPDK RTE フロー こんにちは、 DPAA2 SolidRun LX2160A Clearfog CX上でDPDK RTE FLOWを作成しようとしていますが、うまくいきません。 動作しないのは普通のことですか？ うまくいくには何ができるでしょうか? 私はNXP DPAA2やNXP全般についてかなり初心者なので、技術的な言葉を教えてもらえますか? ありがとうございます。 testpmd> flow create 0 ingress pattern eth / ipv4 / end actions rss queues 0 1 end types ip ipv4 end / end DPAA2_NET: Add entry(0) to table(0) failed DPAA2_NET: Create flow failed (-22) port_flow_complain(): Caught PMD error type 1 (cause unspecified): cause: 0xfffff340a300, unknown: Operation not permitted Re: DPAA2 DPDK RTE FLOW DPDKポートの背後にあるDPNIがどのように作成されたかを確認してください。基板上のLinuxシェルから: restool dprc show dprc.1 --resources # DPDKポートが使用するdpni.Xを見つけます restool dpni info dpni.X # "options" 行と "num_queues" を確認してください オプションに DPNI_OPT_NO_FS が表示される場合、または DPNI_OPT_HAS_KEY_MASKING が表示されない場合は、それが問題の原因です。 適切なオプションを使用してDPNIを再作成します。dynamic_dpl.sh を編集するか、(または読み取る環境 — NXP LSDK では通常 DPNI_OPTIONS 変数です)なので、Create コールは次のようになります: restool dpni create \ --options=DPNI_OPT_HAS_KEY_MASKING \ --num-queues=2 \ --num-tcs=1 \ --container=dprc.2 要点： DPNI_OPT_NO_FSを含めないでください。 DPNI_OPT_HAS_KEY_MASKINGを含めてください。 --num-queuesをRSSアクションが参照するキューの数に設定してください(キュー0と1を指定したので、2≥です)。 次に、その DPNI を DPDK コンテナにアタッチし (restool dprc assign …)、testpmd を再実行します。 静的DPLファイルを使用する場合は、同じファイルをdpni@Xノードに追加してください。 dpni@1 { オプション = "DPNI_OPT_HAS_KEY_MASKING"; num_queues = <2>; ... }; そして、U-Bootでfsl_mc apply dpl …を使用してDPLを再フラッシュします。 まずはもっと簡単なルールで妥当性を確認してみましょう。RSSの前に、プレーンステアリングが正常に動作することを確認してください。 testpmd> flow create 0 ingress pattern eth / ipv4 src is 10.0.0.1 / end \ アクションキューインデックス 1 / 終了 これが成功してもRSSバリアントが失敗する場合は、残りの問題はDPNIオプションではなく、キュー数/配信構成です。 Re: DPAA2 DPDK RTE FLOW https://www.nxp.com/webapp/Download?colCode=DPAA2UM&location=null DPAA2ユーザーマニュアルが役立つかもしれません ちなみに。どのようなBSPやSDKが使われていますか?公式ウェブサイトからの情報源はありますか？

Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done Hi, I've been using the LPSPI EDMA transfer API from the SDK (2.16.100) on IMXRT1172 to read and write SPI data simultaneously (i.e. a TX+RX transfer on two DMA channels with two buffers of the same size).  Unfortunately, it appears that the EDMA callback is getting called before the transfer actually finishes.  In the callback, checking LPSPI's SR, FSR, and RSR shows that SPI thinks it's still busy even though DMA thinks it's complete.  I.e. MBF is still set and TXCOUNT is 1. SR = 0x01000100 (MBF, WCF) FSR TXCOUNT = 1, RXCOUNT = 0 RSR = 0x00000002 (RXEMPTY, !SOF) Now, if I was only doing TX, this could somewhat make sense as the SPI peripheral could still be clocking out the last byte loaded from DMA.  So in that case the DMA peripheral would actually be finished loading the last byte from RAM into the SPI data TX register, but SPI still had work to do to send it out. However, when doing TX and RX simultaneously, I would have expected that if TXCOUNT was 1, then so would RXCOUNT be.  I.e. the DMA shouldn't be complete with RX until all the TX data is clocked out because the last byte needs to be transferred by DMA into RAM from the SPI RX data register, and this would only happen on the last clock cycle of the transfer. Is this actually a problem? If so, is it with the SDK?  Or with the hardware IP? I was hoping to be able to check LPSPI SR in the DMA callback to determine if there are any SPI errors. Thanks, -m Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done Hi @nxp16 , Thank you so much for your interest in our products and for using our community. DMA completion and SPI bus completion are two different concepts. The eDMA callback indicates that the DMA engine has completed moving the configured number of bytes between memory and the LPSPI FIFO/register path. It does not necessarily mean that the LPSPI bus state machine has already completed the last frame or returned to idle. For LPSPI bus completion, please check SR[TCF] or wait for SR[MBF] to clear. mayliu1_0-1784876065178.png mayliu1_1-1784876092476.png Wish it helps you Best Regards May Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done Yes, but in a TX/RX transfer, I would have expected the TX_COUNT and RX_COUNT to both be zero when DMA completes.  I.e., it should be impossible for RX DMA to complete before the last SPI clock, because the SPI peripheral wouldn't have shifted the last bit of the data into the RX FIFO until then, and DMA would not be able to copy the last byte into RAM until the last bit is shifted into the RX FIFO.  So in that case, both TX and RX should be completed before the DMA completes.  If it was only a TX transfer then yes, DMA could complete before SPI does and TX_COUNT could still be 1. Thanks, -m Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done Hi @Mike_M3 ， Thanks for your feedback. Your point is valid for the RX data path: once the RX EDMA channel has completed, the expected RX data has already been moved to RAM. However, this is still not the same as LPSPI bus completion. TXCOUNT/RXCOUNT are FIFO occupancy indicators. RXCOUNT=0 means the RX FIFO has been drained by DMA, while TXCOUNT=1 can still indicate one pending entry in the transmit/command FIFO. In LPSPI, the transmit FIFO is also used for command/TCR entries, so TXCOUNT is not simply a mirror of RX completion. MBF=1 indicates that the LPSPI bus state machine has not yet fully returned to idle. Therefore, I would not use TXCOUNT/RXCOUNT equality as the transfer-complete condition. For the LPSPI bus-complete condition, please use SR[TCF]=1 or SR[MBF]=0 instead. If an interrupt-based indication is preferred, enable kLPSPI_TransferCompleteInterruptEnable and keep the EDMA callback as the DMA-complete indication only. Best Regards May