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ASL2507SHN のソフトウェアガイドライン こんにちは、 新しいプロジェクトでは、ASL2507SHN を使用したいと考えています。S32K146で制御する予定です。残念ながら、データシートには、どのレジスタを必ずどのような順序で書き込む必要があるかが明確に示されていません。 これに関するより詳細なドキュメントやコード例はありますか? ASL250ySHN よろしくお願いいたします。 サンドラ Re: Software Guidline for ASL2507SHN こんにちはサンドラさん 正確なレジスタプログラミング順序と動作するリファレンスコードを取得するには、製品ページのソフトウェアセクションで入手できる SSL_Reference_SW パッケージをダウンロードすることをお勧めします: https://www.nxp.com/products/ASL250ySHN ファイルは「安全 (NDA が必要)」としてマークされていることに注意してください。 BRs、トーマス
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如何定义 i2s dma 段落 您好,NXP团队: #define demo_i2s_tx_instance_index (7U) #define demo_dma_instance_index (0U) #define demo_i2s_tx_channel (19) #define demo_i2s_master_clock_frequency(24576000)   上述定义使用 DMA 传输 I2S TX (I2S7)。现在我想使用 I2S6 进行 I2S DMA 接收。我应该如何配置这些值? 上面这些定义是使用 DMA 传输 I2S TX (I2S7), 我现在要使用 I2S6 做 I2S DMA RX。改如何配置这几个值呢? #define demo_i2s_rx_instance_index (????) #define demo_rx_dma_instance_index (????) #define demo_i2s_rx_channel (????)   谢谢! 哈利 Re: HOW TO DEFINE I2S DMA PARA 你好@harry3 请问您使用的是哪种芯片? BR 哈利
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LX2080 能否提供 LX2080 的热模拟模型? Re: LX2080 您需要就所需信息签署保密协议。 请从https://support.nxp.com/s/?language=en_US创建内部票据
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eFlexPWM波形生成の問題 6チャネルPWM相補波生成を実現したいのですが、以下の構成ではチップ上の6本のピンをすべて接続しても波形出力がありません。 PWM を有効にすると、ボード上の出力は完全にノイズフリーになります。私の問題がどこにあるのかを特定するのを手伝っていただけますか?皆様本当にありがとうございました。 画像が表示されない理由が分かりません。まず私の設定について説明させてください。 PwmChannel には 3 つのサブチャネル (0/1/2) があります。FlexPwmSubModules のクロック ソース選択はすべて FLEXPWM_IP_CLKSOURCE_PERIPHERAL_CLK に設定されています。初期化制御の選択は、それぞれ MASTER_RELOAD、MASTER_SYNC、MASTER_SYNC です。ソース選択の再ロードとソース選択の強制は両方とも MASTER に設定されています。 各サブには、PWMA (位相加重振幅) とエッジ対称モードのみがあります。 各サブには、PWMA (位相加重振幅) とエッジ対称モードのみがあります。障害、停止、デバッグ モードのチャネル出力は LOGIC_0 です。「FaultSettings」で、0 から 3 までのすべてのオプションを選択します。Fault0 から Fault3 の障害レベルはすべて LOW です。 チップ領域で波が生成されない理由を解明する手助けをお願いします。 Re: eFlexPWM waveform generation issue こんにちは、 ここに問題は見当たりません。設定あり     Re: eFlexPWM waveform generation issue ご返信ありがとうございます。電波を送信できるようになりました。しかし、現時点ではまだ問題が 1 つ残っています。デフォルトの期間は 16000、クロック CORE_CLK は 160 MHz、エッジ トリガー モードになっています。周波数 10K の PWM を取得したかったのですが、実際に得られたのは 2.4KHz でした。 Re: eFlexPWM waveform generation issue こんにちは、 利用可能な「FlexPWM_Pwm_Ip_Example_S32K396」RTD デモ例から始めることをお勧めします。単一のサブモジュール上の FlexPWM の独立した構成を示していますが、複数のサブモジュール上の補完的な機能に簡単に変更できます。これは、サブモジュール 0 と 1 を追加して、PWMA/PWMB 出力に補完信号を生成するために使用した設定です。 以下はFlexPwm_Ip_Initが呼び出された後のそれぞれの出力信号です。 別のピンとサブモジュールを追加し、それに応じてサブモジュール1に設定することができます。 お役に立てれば幸いです。 BR、ペトル
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How to develop TSN network card devices using ls1028ardb? Hello, currently I want to use the ls1028ardb development board to develop a terminal network card device for the TSN network. All the ls1028ardb images have been successfully built automatically on Ubuntu using flexbuild by running the command "bld -m ls1028ardb". Additionally, the "UG10143 User Guide" has been reviewed. I would like to ask: To develop a TSN network card device, the QBV and IEEE 802.1AS protocols need to be used. Where can I download the corresponding development routines? Where can I find the documentation introducing the corresponding APIs? How should the project be set up? Re: How to develop TSN network card devices using ls1028ardb? The attached is LSDK 21.08, please install and build it on Ubuntu 20.04 Linux PC. Please refer to "4.3 How to build LSDK with Flexbuild" to build images. Please refer to "4.1.2 Download and deploy LSDK images with flex-installer in Linux environment" to deploy images on the target board. Re: How to develop TSN network card devices using ls1028ardb? Hello, I have already read this. This part involves configuring and using the TSN function on the board for testing. And I would like to know the specific source code for implementing the QBV and IEEE 802.1AS protocols within the TSN system, as well as the download paths for the corresponding routines. Or where can I find the drivers and application routines for the QBV and IEEE 802.1AS protocols? Could you please point out the relevant links for me to access? Because I wanted to set up the development environment and organize my own data, and apply these two protocols to implement some of the functions of the TSN network card. Re: How to develop TSN network card devices using ls1028ardb? Please download "LSDKUG_Rev21.08.pdf" then refer to section "8.8 Time Sensitive Networking (TSN)".
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For S32G274A multi-core & BSP42 , How can I feed BL31/33 to BL2? For S32G274A & BSP42, How can I feed BL31/33 to BL2?   I built FIP for QSPI case, and flash fip.s32 to QSPI flash offset 0, U-Boot may startup normally.   But we want multi-core scenario, so I flash fip.bin to QSPI flash offset 0x400000,and the bootloader (created as AN13185 - Flashing Binaries to S32G-VNP-RDB2 Board described) to QSPI flash offset 0x400000. The bootloader may start A53 core and console display this:     NOTICE:  Reset status: Power-On Reset     NOTICE:  BL2: v2.10.0   (release):     NOTICE:  BL2: Built : 16:02:49, Feb 26 2026 NOTICE:  BL2: Booting BL31 and then the procedure stalled. It seems that BL2 can't find BL31 and/or BL33.   I also tried to use FIP_QSPI_OFFSET parameter:     make CROSS_COMPILE=... ARCH=aarch64 PLAT=s32g274ardb2 BL33=../u-boot/u-boot-nodtb.bin FIP_QSPI_OFFSET=0x400000 this leads to less information displayed:     NOTICE:  Reset status: Power-On Reset     NOTICE:  BL2: v2.10.0   (release):     NOTICE:  BL2: Built : 16:02:49, Feb 26 2026   What's may be wrong? How can I feed BL31/33 to BL2? Can I make BL2 to fetch BL31/33 in the same fip.bin image?  Re: For S32G274A multi-core & BSP42 , How can I feed BL31/33 to BL2? Hello, @wansp  Thanks for the post. For the multicore case mentioned in AN13750, the fip.bin that flashed to the QSPI is not built with QSPI boot, it is actually from the SD boot building configuration. I suggest rebuilding the fip.bin/s32 with the steps mentioned in AN13750(P5-P6), and then have another trial. BR Chenyin Re: For S32G274A multi-core & BSP42 , How can I feed BL31/33 to BL2? fix : bootloader is flashed to offset 0 Re: For S32G274A multi-core & BSP42 , How can I feed BL31/33 to BL2? Hello, @wansp  Yes, it could be found from https://www.nxp.com/webapp/Download?colCode=AN13750 BR Chenyin Re: For S32G274A multi-core & BSP42 , How can I feed BL31/33 to BL2? When flashing QSPI fip.bin, it seems BL2 can't access QSPI FLASH to load fip header, bl31, bl33. Can we do some configure and make the QSPI flash accessible to BL2? I want BL2., BL31, BL33 all to be in QSPI. Does newer versions like BSP44/46 support this options? AN13750 seems not publicly available. Re: For S32G274A multi-core & BSP42 , How can I feed BL31/33 to BL2? found it. AN3750 : Enabling Multicore Application on S32G2 using S32G2 Platform Software Integration
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CAN-FD Protocol Exception on S32K396 not working We are running a S32K396 FlexCAN module in Legacy RXFIFO mode. The channel does not support the Enhanced RXFIFO (channel 4). We need this controller to exist on a network where some nodes are going to be sending CAN-FD frames. We have set the PREXCEN bit in CTRL2 that should trigger the protocol exception logic for non supported bits, however the controller still triggers CAN error frames on the bus when CAN-FD frames are seen. It seems like the protocol exception logic is not active in this case. The controller CAN support CAN-FD, but not in the legacy fifo mode. From my understanding the Protocol Exception logic should be activated for the FDF bit in the  CAN frame if the controller does not support it. Which is the case in this configuration. Is this a known issue? Re: CAN-FD Protocol Exception on S32K396 not working This is a custom driver built for our RTOS (rt-kernel https://rt-labs.com/product/rtos/) used in automotive domain. So it's based around the specifications of FlexCAN instead of your provided MCAL's. We have two variants. One based around legacy rx fifo and one based on extended rx fifo (for can-fd). But since the 4th can controller on S32K396 does not supported extended fifo, we are using the older driver.  Given it's using legacy rx fifo, can-fd can not be enabled, but it should still be able to passively/silently participate in can-fd networks based on the protocol exception logic.  Re: CAN-FD Protocol Exception on S32K396 not working Hi @rtljopl, I am not aware of any open issue regarding protocol exception.  Are you able to share which RTD version you are using? Is this EB Tresos, S32DS or another configuration tool? I can ask the internal team for confirmation regarding this issue. If possible, also please share the FlexCAN module configuration, to test this on my side. Best regards, Julián Re: CAN-FD Protocol Exception on S32K396 not working Hi @rtljopl, Actually, looking a bit more into the Protocol Exception definition as per-ISO 11898-1:2015, I do not think this configuration is relevant to your setup.  According to the international CAN conference (iCC):  When CAN FD was specified in ISO 11898-1:2015, one bit was reserved for the future expansion of the protocol. This is the reserved bit after the FDF bit, which is expected to be dominant in CAN FD frames. When it is seen recessive, a CAN FD node will detect a protocol exception. Software configuration decides whether the node treats this as a form error or whether it enters the Protocol Exception State, where it will remain until the bus is idle again. Protocol Exception State (PES) is a mechanism for FD‑capable nodes only. Its purpose is not to prevent Classical CAN nodes from reacting to FD frames, rather so that CAN‑FD nodes do not disturb CAN‑XL frames. A classic controller receiving an FD frame will trigger an error frame, since the bit sequence on the bus does not make sense to it. Unless you use gateways for older classic CAN nodes in your bus, Classical nodes will throw errors and go bus‑off. Best regards, Julián Re: CAN-FD Protocol Exception on S32K396 not working Hi @rtljopl, I think being a CANFD-tolerant node is more dependent on the PHY. For example, TJA1145 will see CAN FD frames as errors, while TJA1145FD offers CAN FD passive functionality, judging the CAN FD frames as 'valid', regardless of what comes after the FDF bit: Best regards, Julián Re: CAN-FD Protocol Exception on S32K396 not working But is this node really a classical CAN node? I suppose it could be considered that when CAN-FD feature is disabled, however i also assumed it could be run as a CAN-FD tolerant controller when not wanting to receive the CAN-FD frames. But okey. This won't be solvable by some hardware feature in our case anyway, so we have to figure out a workaround for CAN4 channel without any fifo support. Thanks for the investigation. Re: CAN-FD Protocol Exception on S32K396 not working Yes we are using the FD variant of that TRCV. However, the concept of `tolerate` there only applies to wakeup (we had missed that). So once the ECU/TRCV is up and running. CAN-FD frames are passed through to the controller independent on the TRCV setting. So the controller starts sending error frames even though in theory it's CAN-FD capable (thou disabled). Only way to handle it is to enable CAN-FD on the controller and in software (or probably hardware filters) filter out the CAN-FD frames. But then we are back to the problem of limited CAN-FD support in the 4th channel requiring rewritten drivers.
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Force eFlexPwm output change on input pin edge detection Hi, Once an eFlexPWM is configured to generate a PWM signal in an output pin (PWM_A) with a defined period and duty, is it possible to force a change in the output when an edge is detected in an input pin (PWM_X for example) by hardware (i mean, without changing the output in an interrupt generated by the input pin)? Thanks in advance MCXA MCXN Re: Force eFlexPwm output change on input pin edge detection Hi @zorrotz  Yes. The eFlexPWM module can change the PWM_A output in hardware when an edge is detected on an input pin (such as PWM_X), without using an interrupt. Method: Route the input pin to one of the eFlexPWM FAULTx inputs. A fault is generated when any FAULTx pin is at logic 1. The polarity can be changed using FCTRL[FLVL]. Each FAULTx pin can be mapped to any PWM output. When a fault signal is triggered (by the edge detected on the input pin), the PWM output pins are forced to logic 0, logic 1, or high‑impedance, depending on the settings in OCTRL[PWMxFS]. Thank you. BR Alice Re: Force eFlexPwm output change on input pin edge detection Hi @Alice_Yang  Yes, a FAULTx input could be used, but I am using a FAULTx input to force a logic 0 when a over-voltage is detected in the circuit. So I cannot use another FAULTx to force another pin state. Maybe I can use the DMA. Thank you Re: Force eFlexPwm output change on input pin edge detection Hello @zorrotz  You can consider using the eFlexPWM EXT_FORCE feature to change the PWM output immediately in hardware. You can route your input edge to EXT_FORCE, then set the PWM submodule’s FORCE_SEL to EXT_FORCE . Using  DTSRCSEL, the PWM output can be forced to the desired level instantly — without interrupts and without consuming any additional FAULT channel. Thank you.  BR Alice
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使用 MBDT 的 S32K358 ASIL 兼容架构 我目前正在 Simulink 中使用 S32K358 和 MBDT 开发一个系统,目的是支持芯片的 ASIL 功能。 我已经能够在单核 S32K 上部署我的模型,为了与芯片的 ASIL 功能保持一致,我想了解如何构建系统和模型,以便在多核上运行。 该模型的架构使其分为两个部分,“功能安全” 层将部署在支持 ASIL D 的锁步核心上,“应用程序” 层部署在另一个核心上。 通过阅读社区页面上的一些信息,S32K 似乎不支持使用 MBDT 的多核功能。您能确认情况是否如此吗? 如果不是,你能否提供一些关于最佳方法的见解,例如,我是否必须使用你的 S32DS 开发 “功能安全” 层,同时将应用程序代码保留在 Simulink 中? 我认为这需要额外考虑代码生成、闪烁和管理多个文件以及在 simulink 环境中进行 MiL 测试。 作为后续问题,应用程序需要了解功能安全元素并读取各种信号。核心间通信的方法是什么?是否需要一个两个内核都能访问的共享内存区域,能否使用 MBDT 对其进行管理。 作为参考,我目前使用 S32K3 1.4.0 和 电池管理系统 1.2.0 MBDT 工具箱。 感谢您的支持。
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NXP S32R294 QSPI Flash Memory swap. Hello Guys, I use NXP S32R294 microcontroller with External Flash over Qspi interface. I want to use Flash memory from another supplier. Actually I use: Winbond (W25Q32JW) and i want to swap this chip to: ISSI (IS25WP032). after memory swap to the ISSI(IS25WP032) i have problem with bootup procedure.  Debugger - T32 seems works and program flash was flashed properly, but every in-target reset i got warning like:  "Warning: Timeout while waiting for boot ROM execution finished (SOCDATA1=0x00000000)" I only changed "Flash memory command sequence" in "QuadSPI reconfiguration data" block, to enable Quad-mode (QE=1). in winbound to set QE=1 following command sequence shall be used: "0x06;  0x31 0x2" and in ISSI for QE=1 following command sequence shall be used:  "0x06 ; 0x01 0x40". Thats only change i made in SW. Orginal SW with windbound chip works well after in-target reset in T32 i can see  Program-Pointer (PC) set on Ram Start Pointer and it works. With ISSI chip after in-target-reset in T32 i only see this warning (SOCDATA1=0x00000000) and it not works. Could somebody help me? Why memory chip swap is so problematic here? Re: NXP S32R294 QSPI Flash Memory swap. Hello, If the BootROM doesn’t recognize the JEDEC ID or the device density bits, it will not configure QSPI and will stall, causing your exact timeout. Your manual QuadSPI configuration block never gets executed because the BootROM already hangs before reaching it. On S32R devices: Boot sequence is: BootROM tries to auto-configure QSPI using JEDEC ID + default assumptions Only after that it loads your QuadSPI Reconfiguration Block Then your application runs If step (1) fails → nothing else happens → T32 shows: Warning: Timeout while waiting for boot ROM execution finished SOCDATA1=0x00000000 Best regards, Peter Re: NXP S32R294 QSPI Flash Memory swap. Swapping QSPI flash chips can be tricky because even if both are 32 Mb devices, their command sets, timing, and status register layouts differ slightly. In your case, the ISSI device may require additional initialization beyond just setting QE (e.g., different dummy cycles, read command codes, or status register bits). The boot ROM on the S32R294 expects exact sequences to match the flash’s JEDEC ID and timing; if these don’t align, it won’t complete the boot process, hence the timeout. You’ll likely need to adjust the QuadSPI reconfiguration data not only for QE but also for read commands, dummy cycles, and possibly the reset/enable sequence to fully match ISSI’s datasheet.
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電力レベルADC mcxa153   おはよう、 MCXA153 ボード上に ADC をセットアップしていますが、ペリフェラルで設定可能なさまざまな電力レベル モードの意味を知りたいです。どこで見つけられますか?それらはどういう意味ですか? よろしくお願いいたします。   よろしくお願いいたします。 Re: Power level adc mcxa153 こんにちは@Transidico 、 このウィンドウでは、説明に記載されているように、ADC が動作する電力レベルを構成します。MCXA153 の場合、ADC は低電力モードと高電力モードの 2 つの電力モードをサポートします。それぞれに特定の構成 (クロック ソースの選択、レジスタ ビットの設定など) が必要です。詳細については、RM のセクション 40.3.1「電力制御モード」を参照してください。 さらに、ADC ペリフェラルの詳細な説明が記載されており、その動作を理解するのに非常に役立つAN14390 を確認することを強くお勧めします。 BR ハビブ
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ドキュメントの不一致: i.MX RT700 ベクターテーブルマッピング (RM テーブル 47 と SRM テーブル 79) こんにちは、NXPチーム Cortex-M33 ベクター テーブルのイメージ ヘッダー オーバーレイに関して、i.MX RT700 リファレンス マニュアル (RM) とセキュリティ リファレンス マニュアル (SRM) の間に重大な矛盾があることを報告します。 矛盾点: リファレンス マニュアル (表 47): オフセット 0x34 を imageExecutionAddress として正しく識別します。これは、ブート ROM によって XIP と Load-to-RAM の実行を決定するために使用されます。 セキュリティ リファレンス マニュアル (表 79): オフセット 0x34 を DebugMon ハンドラーとして誤ってラベル付けしています。 裏付けとなる調査結果: ARM 標準: Cortex-M33 汎用ユーザー ガイドによると、DebugMonitor 例外はアーキテクチャ上オフセット 0x30 に固定されていますが、オフセット 0x34 は予約済みです。 内部矛盾: SRM 自体では、図 19 はオフセット 0x34 の「Load Addr」を正しく示していますが、次のページの表 79 ではそのスロットに DebugMon がリストされているため、これと矛盾しています。 SDK 実装: NXP SDK スタートアップ コードは RM (表 47) および SRM 図 19 に従い、ロード アドレスを 0x34 に配置して、ブート ROM が正しく機能することを保証します。 Re: Documentation Discrepancy: i.MX RT700 Vector Table Mapping (RM Table 47 vs SRM Table 79) @mayliu1 SRM の文脈で、表 79 が伝える情報と目的は何なのかを説明していただけますか。オフセットエントリが間違っているように見えます。提供されている例の起動コードは、表 47 に従ってベクター テーブルを提供します。また、Coretx-M33 の汎用ユーザー ガイドによれば、オフセットはオフになっています。比較ドキュメントで共有した画像を見てもらえますか。可能であれば、私が何かを見逃している場合に備えて、これをよりよく理解するための他のリソースとドキュメントを教えていただけますか。 Re: Documentation Discrepancy: i.MX RT700 Vector Table Mapping (RM Table 47 vs SRM Table 79) こんにちは@prathamvoraさん、 弊社の製品にご興味をお持ちいただき、またコミュニティをご利用いただき誠にありがとうございます。 RT700RMとRT700SRMを確認しましたが、RT700RMとRT700SRMの間に矛盾はないと思います。 比較している 2 つのテーブルは、2 つの異なるデータ構造を記述しています。 RT700RM 表 47 および RT700SRM 図 19 の場合: これらは、ブート ROM によって挿入されるイメージ ヘッダー オーバーレイについて説明します。 これは標準の NVIC ベクター テーブルではありません。   RT700SRM 表79の場合: この表はCortex-M33 NVICベクターテーブルについて説明しています。   それらは異なる目的で使用されます: 1: イメージヘッダー: ブートROMの解析構造です 2: NVICベクターテーブル: Cortex-M33の例外処理構造 お役に立てれば幸いです よろしくお願いいたします。 メイリュー Re: Documentation Discrepancy: i.MX RT700 Vector Table Mapping (RM Table 47 vs SRM Table 79) こんにちは@prathamvoraさん、 あなたの混乱は十分に理解しており、この件を私たちに伝えていただきありがとうございます。 RT700 RM の表 47 は、RT700 チップを参照するのに正しい表ですので、ご安心ください。 RT700SRM に示されている表 (表 79) は、標準の Cortex-M33 NVIC ベクター テーブルを示しています。これは、RT700 に固有のものではなく、一般的な ARM 定義です。 この違いにより、ユーザーは混乱しやすくなります。 さらなる誤解を避けるため、関連チームに内部チケットを送信し、ドキュメントの明確化と整合性の向上を要求します。   他にご質問がございましたら、お気軽にお問い合わせください。 よろしくお願いいたします。 メイリュー
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MCUXpresso IDE の Github Copilot プラグイン こんにちは、皆さん 私はマイクロコントローラ プロジェクトでしばらく MCUXpresso IDE を使用しており、ターゲットでのデバッグにも使用しています。 少し前に、私たちは Github Copilot を使い始めました。ただし、公式プラグインはインストールできません。これは、おそらく、最新の MCUXpresso IDE 2025-06 が Eclipse の 2023 コア ランタイムで実行されており、Eclipse バージョン 2024-03 以降の Copilot 要件を満たしていないためです。 回避策を提供したり、アップデートが計画されているかどうかを教えていただけますか? 他の人がプラグインのサポートに興味を持っている場合は、いいねや何かしてもらえると嬉しいです 😊 ありがとうございます ジュリアン Re: Github Copilot Plugin on MCUXpresso IDE こんにちは、Luisさん。ありがとうございます。私はWindows 11 Pro 25H2でMIMXRT1176DVMAA (FreeRtos)を使用しています。ベスト、ジュリアン Re: Github Copilot Plugin on MCUXpresso IDE こんにちは、ジュリアン どのようなマイクロコントローラを使用しているのか教えていただけますか?使用しているOSは何ですか? 敬具、ルイス Re: Github Copilot Plugin on MCUXpresso IDE こんにちは@ksdbo52さん、 Copilot、Gemini などの AI 拡張機能をサポートする VS Code 用の MCUXpresso の使用を検討することもできます。 Visual Studio Code 向け MCUXpresso | NXP セミコンダクターズ BR セレステ Re: Github Copilot Plugin on MCUXpresso IDE こんにちは、セレステ。 推薦ありがとうございます。私はすでに nxp プラグインを使用して VSCode を試しました。しかし、実行できませんでした。 事前に構築した.axfをロードしますMCUXpresso IDE の imxrt1176 用の SDK サンプル デバッグ構成を使用します。VSCode への移行パスは何ですか? ありがとうございます ジュリアン Re: Github Copilot Plugin on MCUXpresso IDE 他のコメントで述べたように、回避策としては、AI 拡張機能を備えた VScode 用の MCUXpresso を使用することです。 このツールのインストール、フラッシュ、デバッグに関する追加情報については、 MCUXpresso for VS Code のドキュメントを参照してください。 敬具、ルイス Re: Github Copilot Plugin on MCUXpresso IDE こんにちは、ジュリアン MCUXpresso IDE から Visual Studio コードにプロジェクトをインポートするための移行パスについては、次のドキュメントで説明します。 MCUXpresso IDE プロジェクトコンバーター — MCUXpresso for VS Code ドキュメント プロジェクトをVisual Studioにインポートした後、右クリックしてバイナリユーティリティオプションを使用して.binを作成できます。選択したターゲットをフラッシュする手順については、こちらにドキュメントへのリンクがあります。Flash — MCUXpresso for VS Code ドキュメント それがあなたにとってうまくいくかどうか、また他に何か必要なことがあればお知らせください。 敬具、ルイス
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MC33774 responded to an error in data Currently we are debugging the MC33774 encountered: MC33774 response data error problem, the specific problem is in the MC33774 wake up after the completion of the configuration address and then read the contents of MC33774 register 1h, MC33774 response data occasionally correct see the third picture, most of the response data error see the last picture, and the error is not regular, we use the SPI baud rate is about 1.6M, the MC33774 response baud rate is 2M. The SPI baud rate we use is about 1.6M, and the baud rate used by MC33774 is 2M. The program used is the shifted value MC33774_MC33664_example_S32K344_DS __2__AFE__Working, every time the program goes to the MC33774_CDD_BCC_SWC_Init_Slot4 function the received data is wrong, only occasionally correct. The program we are using is the MCU is GD32A503 and sends the SPI to daisy chain to MC33774 via MC33664. for the specific problem you can look at the following pictures MC33664的电路图MC33664 circuit diagram MC33774电路图MC33774 circuit diagram 正确接收到MC33774回应的寄存器1的波形correctly receives the register 1 waveform in response to MC33774 MC33774发送的错误波形图error waveform sent by MC33774 Re: MC33774回应的数据出错 https://community.nxp.com/t5/Power-Management/MC33774%E5%9B%9E%E5%BA%94%E7%9A%84%E6%95%B0%E6%8D%AE%E5%87%BA%E9%94%99/m-p/2321715/highlight/false#M4999 Duplicate ticket so cancel.
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[MPC5674F] Is IVOR16 reserved or not? Hello! While reading the e200z760 Reference Manual, I saw that in some places, like Table 7-2, IVOR 16 is treated as Reserved. However, in other places, like Table 7-8, it is treated as a functional IVOR and actually has a section describing it (Section 7.6.17). Do I need to implement an exception handler for IVOR 16 like for IVOR 0:15 and IVOR 32:35? Was it just a typo and IVOR 16 is just functional as the other functional IVORs? Best regards, Matheus Re: [MPC5674F] Is IVOR16 reserved or not? No, it is reserved. It is incorrectly documented. System reset interrupt is defined by Book-E specification, not used with e200z759.
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CodeWarrior revisions Hello NXP Support, Me and my friend are developing on NXP T2080 platform using CodeWarrior for Power Architecture. Our current install is CW_PowerArchitecture_v10.5.1 with CCS 4.13. We have RevD CodeWarrior TAP hardware and we are not facing any problems. We also have RevH CodeWarrior TAP hardware which fails to connect: - CCS reports “CC communications timeout” - The TAP appears via USB but never completes protocol handshake - RevD TAP works fine with same setup Request: - Access to a newer CodeWarrior PA release (10.6 / 10.7) or updated CCS supporting RevH TAP - If needed, evaluation license or package links - Or just a simple adjustment advice Thanks. Re: CodeWarrior revisions Hello, First of all, thank you for your assistance. I checked the NXP download portal, but I can only find the versions I already have (CCS 4.13 and CW PA 10.5.1). I was not able to locate a newer CCS patch or a standalone CCS 11.x package required for Rev. H TAP support. Could you please provide a direct download link to the appropriate CCS update/patch compatible with Rev. H? Alternatively, could you share the installer for the required CCS 11.x version? Thank you in advance for your support. Best regards, Re: CodeWarrior revisions Hello, The Rev. H CodeWarrior TAP was released long after CW PA v10.5.1, and the CCS (Command Converter Server) version 4.13 included in that suite does not have the necessary firmware images or drivers to handle the Rev. H hardware logic.  To resolve this, you need to update your CCS stack, which contains the low-level drivers and firmware for the TAP.  1. The Solution: Update CCS (Not necessarily the whole IDE)  You don't always need to perform a full upgrade of CodeWarrior to v10.5.1's successor to get the TAP working. NXP provides standalone CCS updates. Required Version: You generally need CCS v11.x or higher to reliably support Rev. H TAPs. Download Path: Go to the NXP CCS Download Page. Download the latest standalone CCS installer (currently often bundled with the "CodeWarrior Development Software for Networked Elements"). Install it over your existing CCS directory or in a separate folder and point CodeWarrior to the new CCS executable in Remote Systems settings.    2. Upgrading to CodeWarrior PA v10.6.2 If you prefer a clean environment, CW PA v10.6.2 is the recommended stable release for the T2080. It includes the updated CCS stack natively. Evaluation/Download: You can find the installer on the NXP CodeWarrior for PA product page. Licensing: Your existing v10.5.1 license (if it is a perpetual license with active maintenance or a subscription) usually allows you to run v10.6.x. If your license is expired, you can request an Evaluation License directly through the NXP website by clicking "Evaluation Software" on the download page.    3. Troubleshooting the Rev. H Handshake If you install the new CCS and still see a timeout, follow these steps to force a firmware sync: Direct Connection: Connect the Rev. H TAP via USB. CCS Console: Open the CCS console (usually found in the installation folder as ccs.exe ). Manual Update: Type the following command to see if the TAP is detected: config If the TAP is listed but shows a firmware mismatch, CCS should prompt or allow an update via: update (where device name is usually usb:x ).    Summary Table   Component Rev. D Compatibility Rev. H Compatibility CCS 4.13 Supported Incompatible (Timeout) CCS 11.x+ Supported Supported CW PA 10.5.1 Native Needs CCS Patch CW PA 10.6.2 Native Native   Regards Re: CodeWarrior revisions Hello, First of all, thank you for your assistance. I checked the NXP download portal, but I can only find the versions I already have (CCS 4.13 and CW PA 10.5.1). I was not able to locate a newer CCS patch or a standalone CCS 11.x package required for Rev. H TAP support. Could you please provide a direct download link to the appropriate CCS update/patch compatible with Rev. H? Alternatively, could you share the installer for the required CCS 11.x version? Thank you in advance for your support. Best regards,
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S32K1xx開発パッケージのインストールエラー 3.4 v IDEをダウンロードしましたが、S32K1xx開発パッケージをダウンロードできません。何らかのエラーが発生します。   Re: S32K1xx Development Package installation Error こんにちは@AmanPrasad 一部のお客様は、利用可能な S32DS ソフトウェア サイトの URL を http から https に変更することでパッケージをインストールできました。詳細については、次のコミュニティ スレッドを参照してください。 どこで入手できますか?S32_SDK_S32K1xx_RTM_4.0.3 さらに、ファイアウォール設定やセキュリティ ポリシーによって更新サイトへのアクセスがブロックされていないことを確認してください。 BR、ヴェインB
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Cannot set CONFIG_DDR_NODIMM I am using latest flexbuild from https://github.com/NXP/flexbuild I am modifying `flexbuild/components_lsdk2512/bsp/atf/plat/nxp/soc-lx2160a/lx2160ardb/platform.mk` to include `CONFIG_DDR_NODIMM := 1` Afterwards, I am rebuilding atf with `bld atf -m lx2160ardb -b sd` , but I am getting the following error: Building ATF for lx2160ardb sd boot cp: cannot stat 'build/lx2160ardb/release/bl2_sd*.pbl': No such file or directory make[1]: *** [/home/bezeria/repos/flexbuild/src/bsp/atf.mk:107: atf] Error 1 make: *** [Makefile:14: atf] Error 2 Re: Cannot set CONFIG_DDR_NODIMM Dear @bezeria , The LX2160 platform doesn't have support for NODIMM out of the box. you need to add  your DDR_NODIMM_Custom file to ATF. Please use the DDRv tool to obtain the ddr_init.c acoording to your needs, then add it to the ATF.  BR LFGP Re: Cannot set CONFIG_DDR_NODIMM I have the values for CONFIG_DDR_NODIMM for the ATF. I place them to ddr_init.c then place CONFIG_DDR_NODIMM:=1 to platform.mk, and issue bld bsp -m lx2160ardb But I get the error described in the previous post. Re: Cannot set CONFIG_DDR_NODIMM One problem is fixed when I updated the ddr_get_ddr_params in ddr_init.c The atf compiles now succesfully, but when I deploy it, I get  NOTICE: BL2: Built : 18:50:19, Feb 28 2026 NOTICE: Fixed DDR Config 1 ERROR: DDR Clk: MCLK cycle is 625 ps. ERROR: DDR Clk is faster than DIMM can support. ERROR: Execution FW failed (error code -5) ERROR: Calculating DDR PHY registers failed. The DIMM I am deploying is 2933Mhz (lower than the default 3200Mhz); I have already edited the RCW to lower the DDR controller to 2900 and even 2600. The error still happens. How can I correctly configure the DDR clock? Re: Cannot set CONFIG_DDR_NODIMM I managed to fix the MCLK cycle problem, but I arrived to a new problem of interleaving mode. I am using the default 2 ddr controllers NUM_OF_DDRC . The error is: NOTICE: BL2: Built : 23:02:58, Feb 28 2026 NOTICE: Fixed DDR Config 1 ERROR: Unknown interleaving modeERROR: Assigning address error This happens with 2 or 4 DIMM configuration (info.dimm_on_ctlr = DDRC_NUM_DIMM  = 2 or 4)
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モーターHIL こんにちは、 私はボードを使用しています S32K344MINI-EVBにGD3000ドライバとSunriseモーターを取り付けました。プロジェクト「S32K344:mc_pmsm_1sh_s32ct」を使って、モーターの速度を制御できるプログラムをテストしました。できるだけ早く目標を達成したいです。   私の目標は、Speedgoat リアルタイム システム プラットフォームを使用して、Sunrise のエンジン プラントを制御するアルゴリズムを実装することです。これを実現するために、パワーエレクトロニクスとともにエンジンプラントをシミュレートし、S32K344-MINIEV 評価ボードを使用してエンジンを制御したいと考えています。次の画像とリンクは、MATLAB チームが Texas Instruments マイクロプロセッサを使用してこれを実行した方法を示しています。モデルベースデザイン (電流コントローラーと速度コントローラー) から NXP のブロックを使用してコントローラーを実現したいと考えています。目標を達成するにはどうすればいいか教えていただけますか? https://es.mathworks.com/help/mcb/gs/field-oriented-control-pmsm-using-hardware-in-the-loop-hil-simulation.html 皆様ありがとうございました。 ジョン・アンダー Re: Motor HIL こんにちは@JonAnder_Amante あなたが参照している MathWorks のモータ制御 HiL のリファレンス例には、変更が必要な要素が多数あります。S32K344-MINI EVB に合わせた完全なモデルを提供することはできませんが、どのサブシステムを独自に作業する必要があるかについての簡単な概要とガイダンスを提供することはできます。 1. まず、最上位モデルを見ると、組み込みプロセッササブシステムとインバータおよびモーターサブシステムという 2 つの主要なサブシステムがあります。組み込みプロセッサ サブシステムは組み込みターゲットに展開されるコードを生成し、インバーターとモーター サブシステムは SpeedGoat HiL に展開されます。 モーター制御アプリケーション全体は、PWM によってトリガーされる ADC 割り込み内で実行されます。ハードウェア モデル設定を見ると、組み込みプロセッサ サブシステムの基本レート トリガーが ADCB1_INT に設定されています。 NXP ブロックを使用してこの種のアプローチを実行するには、コードを生成する場合、ADC 割り込みに設定されたハードウェア割り込みコールバックブロックに接続されたトリガー サブシステム内にすべてのモータ制御アプリケーションを含める必要があります。シミュレーションの目的でこの動作を再現するには、ハードウェア割り込みブロックを関数呼び出しジェネレーターブロックに置き換えて、シミュレートされた ADC 割り込みをトリガーする頻度を設定できます。 2. 相電流の測定値とローターの位置および速度の推定を取得するための入力ドライバ。このために、センサ ドライバブロックと呼ばれるバリアント サブシステムがあります。中に入ると、コード生成用とシミュレーション用の 2 つのサブシステムが表示されます。codegen サブシステムの内部に入り、ここで ADC ペリフェラルからデータを取得するためのブロックを置き換える必要があります。BCTU ペリフェラルを使用してすべての ADC インスタンスをトリガーし、電流と DC バス電圧を取得する場合は、NXP Adc ブロックを使用してそれを Adc_CtuReadFifoData に設定できます。 ローターの速度と位置を推定するには、使用しているセンサーによって異なります。サンライズモーターにはエンコーダが装備されていないため、エンコーダのすべてのブロックと計算を削除する必要があります。使用できるホール センサが搭載されており、センサレス技術を使用することもできます。センサレスの場合、このアプローチをどのように実現できるかを確認するには、当社が提供するモータ制御の例を参照してください。 3. FOC参照モデル。FOC アーキテクチャを実装するためにどのブロックを使用するかによって異なります。Motor Control Blockset を評価する場合は、最終的には小さな変更を加えて、FOC サブシステム全体をそのまま残すことができます。ただし、NXP の AMMCLib ブロックを使用する場合は、FOC リファレンス モデルから各サブシステムに移動し、Clark、Park、PI コントローラなどの各ブロックを AMMCLib の同等のブロックに置き換える必要があります。 4.出力ドライバサブシステム。このサブシステムは、PWM ジェネレータ ペリフェラルの PWM デューティ サイクルの更新を処理します。このサブシステム内で可能であれば、TI の PWM ブロックを NXP Pwm ブロックに置き換えて適切に構成する必要があります。ここでも、提供されているモーター制御の例を参照して、Pwm ブロックの使用方法と、モーターの各位相で PWM 生成を実現するために Pwm ブロックを構成する方法を確認してください。 SpeedGoat 側では、サブシステムをそのままにしておくことができると思いますが、 pmsm_hil_data.mスクリプト内でモーターのパラメータを提供する必要があります。 これらは高レベルの観察ですが、他にどのような点を変更する必要があるかを正確に把握するには、必ず自分で作業する必要があります。 これが役に立つことを願います! 敬具 ステファン。
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MCU 电源斜率 S32K116 我的应用是简单的汽车车身电子模块,正在考虑使用 S32K116。 AN5426 表示,MCU 电源必须处于监控状态,如果不是,设备可能会卡住或损坏。最小和最大 rampt 速率非常宽,不成问题。 通常情况下,非单调供电可能发生在关机再开机时,或者开/关开关出现跳动(如本例中的点火开关)。 传统上,我们使用 Brown out reset 或 LVR 来恢复这种状态,但对于这部分来说,这似乎还不够。 如果设备仅由汽车应用中的低压差线性稳压器(LDO)供电,则由于电源供应中的开关反弹等,电源很容易出现非单调性。恩智浦对使用该处理器进行汽车应用的超小型系统的电源管理单元有何评论? Re: MCU Supply Ramp Rate S32K116 感谢您的及时回复。 也感谢您引用勘误表项目。 我明白初始启动的适用性,但用什么标准来决定这是初始启动呢? 在电源电压必须接近 0 并再次单调上升之前,电源电压可以降到多低? 另外,下一次 "初始上电 "需要多接近 0 伏? Re: MCU Supply Ramp Rate S32K116 你好@donald3、 对于 S32K1xx 设备,AN5426 中对单调电源斜坡的要求专门指通过内部 POR/ LVD 电路工作阈值的初始加电斜坡。这一要求是大多数基于 ARM 的汽车 MCU 的共同要求,目的是避免在启动过程中出现未定义的数字状态。 电池或点火线上的短暂非单调事件本身不会损坏设备。只有当电源精确地在内部模拟RESET电路过渡的区域内振荡,并且微控制器可能无法完全退出RESET时,才会出现风险。这就是 AN5426 建议在上电期间采用单调斜坡的原因。 一旦设备通过 POR 并开始运行,当电源下降到阈值以下时,低压检测/BOR 模块将正确触发 RESET。 请查看 S32K116_0N96V 勘误表,项目 ERR052092。建议使用能以最小 200 mA 电流提供指定电压的外部稳压器。 顺祝商祺! 帕维尔 Re: MCU Supply Ramp Rate S32K116 你好@donald3、 很抱歉因休假而延迟回复。 据我所知,没有这样的要求。 顺祝商祺! 帕维尔
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