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i.MX95 上の dm-eiq-genai-flow-demonstrator に必要な BSP バージョン こんにちは、チーム 私は、Yocto 環境内で動作する i.MX95 プラットフォーム上の dm-eiq-genai-flow-demonstrator (GenAI Flow) を調査しています。以下を明確にしていただけますか: 1.デモをエンドツーエンドで実行するために最低限必要な BSP バージョン (例: L6.12.20_2.0.0) は何ですか? 2.この BSP には、LLM 推論 (RAG) をサポートするために必要なすべての要素 (更新された Neutron デリゲート、TFLite ランタイム、ツールなど) が含まれていますか? 3.このデモに推奨される追加の Yocto メタレイヤーまたはイメージレシピ (たとえば、meta-eiq-genai) はありますか? ご意見をよろしくお願いします! よろしくお願いします、 ヴァルシル・ガンジー Re: BSP Version Required for dm-eiq-genai-flow-demonstrator on i.MX95 こんにちは、ヴァルシルさん。 ご質問ありがとうございます。 それらの質問に答えてみたいと思います。 1. このパッケージは当初、i.MX95 rev Ax の Q1 BSP L6.12.3-1.0.0 用に作成されました。 2. このQ1 BSPには、LLM推論でNeutronを活用するために必要な機能が直接含まれていません。そのため、このパッケージはメタレイヤーを提供しています。 3. この meta-eiq-genai-flow メタレイヤーは、Neutron 上の LLM 操作を高速化し、CPU リソースの一部を解放するための Onnxruntime Neutron 実行プロバイダーを追加する可能性を提供します。これにはカーネルと Neutron Fw 用の関連パッチ/ファイルが含まれます。なお、このプロジェクトでは TF Lite ではなく onnxruntime を使用しています。 とはいえ、 Q2 BSP (例:L6.12.20_2.0.0)が本日リリースされます。i.MX95のB0リビジョンをサポートしていますが、NeutronのLLMアクセラレーションが利用できないため、CPUモードのみで動作します。 ありがとう、そしてよろしく。 ピエール  
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問い合わせ: S32N55 システム電源モード API こんにちは、チームの皆さん FSS は、システムの電源モードを設定するために使用できる 2 つの API をサポートしていることがわかりました。 A1、Scmi_SystemPowerRequestProtocolMessageAttributesSynch A2、Scmi_PowerRequestSystemModeSynch また、A1 はコホート モードと状態の設定にもCAN。ただし、コホート状態を設定するための専用のコホート API があります (例: Scmi_BtmWarmResetCohortSynch、Scmi_BtmSuspendCohortSynch)。 A1 API の機能は他の 2 種類の API と重複しているようです。 質問です。A1 APIは何に使われるのでしょうか? あるいは、どのようなシナリオで使われるのでしょうか? よろしくお願いいたします。 唐生。 FSS_FW 優先度: 中 Re: Inquiry: S32N55 system power mode APIs ありがとう、マリウス。混乱を非常にわかりやすく説明してくれました。 Re: Inquiry: S32N55 system power mode APIs こんにちは@Tangsheng_Zhouさん パワー ドメイン プロトコルとブート プロトコルは、Tunis に追加された元のプロトコルです。さまざまな理由から、これは Tunis の使用事例には適していましたが、SCMI 仕様とは完全には互換性がありませんでした。その結果、Luxor プラットフォームのサポートを追加するとともに、ARM SCMI 準拠のシステム パワー プロトコルも追加しました。そのため、重複が生じています。 実装と将来のサポートに関しては: - Scmi_SystemPowerStateSetSynch( ) などの API は、Btm_* API のラッパーとして実装されており、両方ともサポートされ、両方ともまったく同じことを行います。AUTOSAR/Tunis ユーザーは既存の Btm API を使用できますが、Linux では新しい SystemPower API を使用することが予想されます。 Scmi_PowerRequestSystemModeSynch などの PowerDomain プロトコルの API は廃止される予定であり、いずれにしても、SystemPower の新しい SCMI 互換 API を使用することをお勧めします。 社内には、ユーザーマニュアルの更新と説明を追跡するためのチケットがあります。FSF-29425 ありがとうございます マリウス
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OTPミラーレジスタマップ 件名: PF5020 OTPミラーレジスタマップドキュメントのリクエスト こんにちは、 現在、PF5020 PMIC と NXP コントローラ間の通信に取り組んでいます。PF5020 データシートを確認したところ、OTP 構成に関連するレジスタ アドレスやピン レベルの説明など、OTP ミラー レジスタ マップに関する詳細情報は見つかりませんでした。 必要な出力電圧は1.1V、1.8Vです3.3V この情報は別の文書で入手できるかどうか教えていただけますか?これは、システム内の OTP 関連の設定を正しく解釈して構成するために不可欠です。 ご指導や、共有していただける関連ドキュメントがあれば、ぜひお知らせください。 お手数ですが、よろしくお願いいたします。 シヴァニ Re: OTP mirror register map こんにちは、 PF5020 データシートのセクション 16.1 には、次の内容を含む完全な OTP ミラー レジスタ マップが記載されています。 - アドレスを登録する - 次のような構成フィールド: 降圧出力電圧用のOTP_VSWx LDO出力電圧用のOTP_VLDOx 電源投入シーケンス用のOTP_SWx_SEQ パワーダウングループ化用のOTP_SWx_PDGRP 電流制限設定用のOTP_SWxILIM UV/OVしきい値用のOTP_SWxUV_THとOTP_SWxOV_TH VDDOTP ピンは、デバイスが次から構成をロードするかどうかを決定します。 - OTPヒューズ(VDDOTP = GNDの場合) - ハードワイヤードデフォルト(VDDOTP = V1P5Dの場合) TBBEN ピンは Try-Before-Buy (TBB) モードを有効にし、ヒューズ プログラミングをコミットする前に OTP 設定を一時的に構成およびテストできるようにします。 お客様による本番環境での OTP プログラミングは許可されていないことに注意してください。これを実行できるのは、NXP または認定パートナー (少量) のみです。開発中は、KITPF502xSKTEVM を CAN 使用できます。 PF5020 を 1.1V、1.8V、3.3V に設定するには、次のようにします。 - OTP_VSWxまたはOTP_VSWND1を1.1Vおよび1.8Vの適切な値に設定します - 電流要件に応じて、OTP_VLDO1 または OTP_VSWND1 を 3.3V に設定します。 これらの値は OTP ミラー レジスタでプログラム可能であり、コミITする前に TBB モードでテストできます。 BRs、トーマス
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S32K3xx SpiBaudrateConfigRef 设置 您好, SDK 外设驱动程序的配置元器件— LPSPI: 1.Lpspi → SpiExternalDevice → SpiUseBaudrateConfig → SpiBaudrateConfigRef?此设置的目的是什么,如何配置? 2.在 SPI 波特率选择方面,SpiUseBaudrateConfig 和 SpiCalculatedBaudRate 有什么区别? 3.我需要一种方便用户的方法来配置 SPI 波特率。我该怎么做? 此致, 卡尔梅根 C Re: S32K3xx SpiBaudrateConfigRef set 你好,我是@daniel_ll、 关于这个问题,我已经给您发送了一条私人信息。 Re: S32K3xx SpiBaudrateConfigRef set 你好,胡利安、 你有 Jira 错误的链接吗?和/或有关将在哪个RTD版本中修复此问题的更多信息?使用 RTD 5.0.0 时遇到同样的问题 Re: S32K3xx SpiBaudrateConfigRef set 你好@karmegancjk 我已与内部团队确认,这是一个错误。计划在下一个RTD版本中对其进行修复。 致以最诚挚的问候, Julián Re: S32K3xx SpiBaudrateConfigRef set 嗨,@karmegancjk、 显然,只有 MCAL Spi 元器件会生成有效的 spibaudrateConfigref 值。我没有注意到这一点,因为我是以 MCAL 而不是 IP 作为项目基础的: 我认为这不是故意的,所以就目前而言,要么在没有 " useBaudrateConfig " 参数的情况下配置 SPI 元器件,要么使用 MCAL 元器件来生成参考。我会向内部询问这是否是预期行为。 致以最诚挚的问候, Julián Re: S32K3xx SpiBaudrateConfigRef set 您好, 我无法在 Lpspi 驱动程序中将 SpiBaudrateConfig_0 分配给 SpiBaudrateConfigRef。 ide : s32ds 3.5.13. rtd : r22_11 v4.0.0. 如何在 SpiBaudrateConfigRef 中设置 SpiBaudrateConfig_0 的路径? Re: S32K3xx SpiBaudrateConfigRef set 嗨,@karmegancjk、 所有配置参数都在相应的驱动程序用户手册中有所说明。Under"C:\NXP\S32DS.3.6.1\S32DS\software\PlatformSDK_S32K3\RTD\Spi_TS_T40D34M50I0R0\doc"您可以找到RTD_SPI_UM.pdf。 1。SpiBuadrateConfigRef 是用于计算 Spi 波特率的参考节点。 2。SpiUseBaudrateConfig 使用参考节点,SpiCalculatedBaudRate 使用以下公式: SpiCalculatedBaudrate = Function clock / (SpiPrescalerValue * (SpiScaler + 2)) 3.您可以使用现有示例"Spi_Transfer_S32K344" 作为基础。此外,前面提到的文件第 3.6.13 章介绍了如何配置波特率: 致以最诚挚的问候, Julián
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BSP Version Required for dm-eiq-genai-flow-demonstrator on i.MX95 Hi Team, I’m exploring the dm-eiq-genai-flow-demonstrator (GenAI Flow) on the i.MX95 platform working within a Yocto environment. Could you please clarify:      1. Which BSP version (e.g., L6.12.20_2.0.0) is minimum required to run the demo end-to-end?     2. Does this BSP include all necessary elements—such as updated Neutron delegate, TFLite  runtime, and tooling—to support LLM inference (RAG)?     3. Are there any additional Yocto meta-layers or image recipes (for example meta-eiq-        genai) recommended for this demo? Thanks in advance for your insights! Best regards, Varshil Gandhi Re: BSP Version Required for dm-eiq-genai-flow-demonstrator on i.MX95 Hi Varshil, Thanks for your questions. Let me try to answer them: 1. The package was initially made for Q1 BSP L6.12.3-1.0.0 for i.MX95 rev Ax. 2. This Q1 BSP does not directly include what's necessary to leverage Neutron on LLM inferences. That's why the package provides a meta-layer. 3. This meta-eiq-genai-flow meta-layer provides the possibility to add a Onnxruntime Neutron Execution Provider to accelerate the LLM operations on Neutron and free up some CPU resources, with associated patches/files for Kernel and Neutron Fw. Please note that we are using onnxruntime and not TF lite for this project. That being said, Q2 BSP (e.g., L6.12.20_2.0.0) is being released this days. It supports the B0 revision of i.MX95 but without LLM acceleration on Neutron, only CPU mode is functional. Thanks and best regards, Pierre  
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在 FRDM-MXCN947 板上同时使用以太网和摄像头 在 MCXNx4x 中,SmartDMA 可用于实现摄像头接口。 根据 MCXNx4x 数据表,以太网和 SmartDMA 的 Pinmux 分配有冲突。因此,我认为以太网和摄像头不能同时使用。 但是,FRDM-MCXN947 板用户手册 (UM12018) 规定了以下内容: > 如果在使用摄像机时仍然需要以太网功能, ,将 SJ16 和 SJ26 跳线从默认位置移开。 有没有办法同时使用以太网和摄像头? 开发板 MCX N Re: Simultaneous use of Ethernet and camera on the FRDM-MXCN947 board 你好@dubian1shu 我重新检查了文件内容,确认文件中的描述存在问题。 我们将及时修改文件。 可以同时使用SmartDMA (EZH_CAMERA) 和以太网 (ENET),但需要找到一些不共享的引脚供摄像头使用。 您可以参考这篇文章。 MCX N947:同时实现以太网和摄像头功能 - NXP 社区 希望能帮到你。 BR 挂 Re: Simultaneous use of Ethernet and camera on the FRDM-MXCN947 board 感谢@Harry_Zhang的检查和回复 由于 SmartDMA 支持 P1_X 和 P3_X,我认为 MCXNx4x 可以同时使用 SmartDMA 和以太网功能。 但使用 FRDM-MCXN947 能否使用 SmartDMA 和以太网功能? FRDM-MCXN947 的 J9(摄像头接头)有七个引脚与以太网引脚冲突。FRDM-MCXN947 主板用户手册 (UM12018) 中描述的 P1_4 的解决方案仅解决了其中一个问题,没有提及其他六个冲突。 例如,P1_5、P1_13 和 P1_15 在 SmartDMA 和以太网之间存在冲突。从原理图文件(SCH-90818)来看,似乎没有解决这一冲突的办法。 有办法在 FRDM-MCXN947 上同时使用 SmartDMA (EZH_CAMERA) 和以太网 (ENET) 吗? Re: Simultaneous use of Ethernet and camera on the FRDM-MXCN947 board 你好@dubian1shu 我查看了MCXNx4x 数据表,确实有一些引脚以太网与 SmartDMA 冲突。但如果你想同时使用以太网和 SmartDMA,可以选择一些以太网和 SmartDMA 不冲突的引脚。 例如,可以选择 P3_X 作为 SmartDMA 引脚,选择 P1_X 作为以太网引脚。 然后参照 FRDM-MCXN947 主板用户手册 (UM12018) 移动跳线。 希望能帮到你。 BR 挂
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OTP mirror register map Subject: Request for PF5020 OTP Mirror Register Map Documentation Hi, We are currently working on communication between the PF5020 PMIC and an NXP controller. During our review of the PF5020 datasheet, we could not find detailed information regarding the OTP mirror register map, including register addresses and pin-level descriptions related to OTP configuration. The output voltages we need are 1.1v,1.8v and3.3v Could you please advise if this information is available in a separate document? This is essential for us to correctly interpret and configure the OTP-related settings in our system. We would appreciate your guidance or any relevant documentation you can share. Thank you in advance! Shivani  Re: OTP mirror register map Hi, Section 16.1 of the PF5020 datasheet provides a complete OTP mirror register map, including: - Register addresses  - Configuration fields such as:    OTP_VSWx for buck output voltages    OTP_VLDOx for LDO output voltages    OTP_SWx_SEQ for power-up sequencing    OTP_SWx_PDGRP for power-down grouping    OTP_SWxILIM for current limit settings    OTP_SWxUV_TH and OTP_SWxOV_TH for UV/OV thresholds The VDDOTP pin determines whether the device loads configuration from: - OTP fuses (when VDDOTP = GND) - Hardwired defaults (when VDDOTP = V1P5D) The TBBEN pin enables Try-Before-Buy (TBB) mode, allowing temporary configuration and testing of OTP settings before committing to fuse programming. Keep in mind that OTP programming is not allowed in production by the customer. Only NXP or authorized partners (lower volume) should perform this. During development you can use the KITPF502xSKTEVM. To configure the PF5020 for 1.1V, 1.8V and 3.3V, you would: - Set OTP_VSWx or OTP_VSWND1 to the appropriate values for 1.1V and 1.8V - Set OTP_VLDO1 or OTP_VSWND1 to 3.3V, depending on current requirements These values are programmable in the OTP mirror registers and can be tested in TBB mode before committing. BRs, Tomas
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Register Access in S32G-VNP-RDB32 (SJA1110) Switch Hi, I am looking to write the values into the Register  can you give me the complete address for Reading and writing  Address Name Access Reset Description 8Ch DYN_BE_LKP_ ENTRY0 R/W 0h (FFFFFFFEh) before 8ch  what would be the base address? like for example it will have 0x3fc0008c so for this dynamic entry table we will have a complete address can you give me the complete address for  8Ch DYN_BE_LKP_ ENTRY0 R/W 0h (FFFFFFFEh) 90h DYN_BE_LKP_ ENTRY1 R/W 0h 94h DYN_BE_LKP_ ENTRY2 R/W 0h 98h DYN_BE_LKP_ ENTRY3 R/W 0h 9Ch DYN_BE_LKP_ ENTRY4 R/W 0h A0h DYN_BE_LKP_ ENTRY5 R/W 0h A4h DYN_BE_LKP_CTRL R/W 0h (FF800000h) can you Provide me the full address for configuring the Dynamic Entry in the register ? and where this implementation need to be take place in SJA1110 Switch  Re: Register Access in S32G-VNP-RDB32 (SJA1110) Switch Hello @Atkinson , I understand it might not seem straightforward at first, but the concept is actually quite simple. The final register address depends on the access method - whether you're accessing it internally via the M7 core over AHB, or externally via the SPI_AP interface. The base addresses differ depending on the access point. The register address is calculated using the base address provided in Table 2 of UM11107. For example, for the switch subsystem, the base address is 0x00000000 for SPI_AP access and 0xFF000000 for AHB access. In your case, the register 0x8C (DYN_BE_LKP_ENTRY0) becomes 0xFF00008C when accessed via AHB. Now, here’s where it might get confusing: the SDK driver defines the following: #define SJA1110_L2_ART_LE_ADDR (0x3fc00023) /**< Address of the l2ArtLockedEntry register *   The SWITCH_DRV_Write routine shifts the address left by 2 bits (<< 2) for internal (AHB) access. For SPI transfers (used in cascaded switch setups), no shift is applied. So, 0x3fc00023 << 2 results in 0xFF00008C.   I hope that with the explanation above, it makes sense now.   Best regards, Pavel
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S32G-VNP-RDB32 (SJA1110) スイッチのレジスタアクセス こんにちは、 レジスタに値を書き込む方法を探しています 読み書きの完全な住所を教えていただけますか? 住所 名前 アクセス リセット 説明 8Ch DYN_BE_LKP_ エントリー0 読み取り/書き込み 0h (FFFFFFFEh) 8chより前のベースアドレスは何でしたか? 例えば0x3fc0008cになりますので、この動的エントリテーブルには完全なアドレスがあります。完全なアドレスを教えていただけますか? 8Ch DYN_BE_LKP_ エントリー0 読み取り/書き込み 0h (FFFFFFFEh) 90時間 DYN_BE_LKP_ エントリー1 読み取り/書き込み 0h 94時間 DYN_BE_LKP_ エントリー2 読み取り/書き込み 0h 98時間 DYN_BE_LKP_ エントリー3 読み取り/書き込み 0h 9Ch DYN_BE_LKP_ エントリー4 読み取り/書き込み 0h A0h DYN_BE_LKP_ エントリー5 読み取り/書き込み 0h A4h DYN_BE_LKP_CTRL 読み取り/書き込み 0h (FF800000h) レジスター内の動的エントリを構成するための完全なアドレスを教えていただけますか? この実装はSJA1110 スイッチで行う必要がある Re: Register Access in S32G-VNP-RDB32 (SJA1110) Switch こんにちは@Atkinson 、 最初は簡単ではないと思われるかもしれませんが、コンセプトは実際には非常にシンプルです。 最終的なレジスタ アドレスは、アクセス方法 (AHB 経由の M7 コア経由で内部的にアクセスしているか、SPI_AP インターフェース経由で外部的にアクセスしているか) によって異なります。ベース アドレスはアクセス ポイントによって異なります。 レジスタ アドレスは、UM11107 の表 2 に示されているベース アドレスを使用して計算されます。たとえば、スイッチ サブシステムの場合、ベース アドレスは SPI_AP アクセスの場合は0x00000000 、AHB アクセスの場合は0xFF000000です。 あなたのCASE、レジスタ0x8C (DYN_BE_LKP_ENTRY0) は、AHB 経由でアクセスすると0xFF00008Cになります。 ここで混乱が生じる可能性があります。SDK ドライバは次のように定義します。 #define SJA1110_L2_ART_LE_ADDR ( 0x3fc00023 ) /**< l2ArtLockedEntryレジスタのアドレス *   SWITCH_DRV_Write ルーチンは、内部 (AHB) アクセスのためにアドレスを 2 ビット (<< 2) 左にシフトします。SPI 転送 (カスケード スイッチ セットアップで使用される) の場合、シフトは適用されません。SO、 0x3fc00023 << 2 は0xFF00008Cになります。   上記の説明で理解が深まったかと思います。   よろしくお願いいたします。 パベル
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Inquiry: S32N55 system power mode APIs Hello Team, I learned that the FSS supports 2 APIs which can be used to set the system power mode. A1, Scmi_SystemPowerRequestProtocolMessageAttributesSynch A2, Scmi_PowerRequestSystemModeSynch And A1 can be used to set the cohort mode and state as well. However, there are dedicated cohort APIs to set cohort state, for example:  Scmi_BtmWarmResetCohortSynch, Scmi_BtmSuspendCohortSynch. It seems that the functionality of A1 API overlaps with the other 2 types of APIs. My question is: What is the A1 API used for? Or what kind of scenario is the A1 API used under? Best regards, Tangsheng. FSS_FW Priority: MEDIUM Re: Inquiry: S32N55 system power mode APIs Thanks Marius,  explain the confusion very clearly. Re: Inquiry: S32N55 system power mode APIs Hi @Tangsheng_Zhou , The Power Domain protocol and the Boot protocol were the original protocols added for Tunis; for various reasons, this was well adapted to the Tunis usecases but not fully compatible with the SCMI spec; as a result, alongside adding support for Luxor platform we added also the System Power protocol, which is the ARM SCMI compliant one -> hence the overlap. In terms of implementation and future support: - APIs like Scmi_SystemPowerStateSetSynch( ) are implemented as wrappers over the Btm_* APIs, both are going to be supported and both are going to do the exact same thing; Autosar/Tunis users can use the existing Btm APIs, while Linux is expected to use the new SystemPower APIs. APIs from PowerDomain protocols like Scmi_PowerRequestSystemModeSynch are going to be deprecated and anyway everyone is recommended to use the new, SCMI compatible API of SystemPower. Internally we have ticket for tracking the UserManual updates and clarifications. FSF-29425 Thanks, Marius
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S32K312 PLL_LOL 問題 こんにちは、NXPさん S32K312は、 ( ESD )空中放電±15kV試験中にリセットされることが分かりました。リセットの理由はPLL_LOLでした。そこで、NXP S32K312EVB-Q172を使用して同じテストを行ったところ、こちらもリセットされました。 クリスタルダイバーの強度を向上させるために GM_SET レジスタを変更しようとしましたが、改善は見られませんでした。そして、DCMRWP3[9]を1に設定しようとすると、PLL_LOL時にS32Kはリセットされませんが、MCUは停止し、リセットのみが回復できます。 ESD テスト中は S32K3 を実行し続ける必要があります。PLL_LOL のときに CPU クロックを FIRC に切り替えることはできますか?いくつか提案をいただけませんか。よろしくお願いします! Re: S32K312 PLL_LOL Problem こんにちは、ダニエル。 ありがとうございます。自動レベルコントローラを無効にすると、この問題を解決できます。 Re: S32K312 PLL_LOL Problem 高出力発振器とはどういう意味ですか? 自動レベルコントローラ(FXOSC_CTRL[ALC_D] = 1)を無効にしましたか? BR、ダニエル Re: S32K312 PLL_LOL Problem こんにちは@danielmartynek 、 ご返信ありがとうございます。CMUは無効になっており、リセットの理由はPLLロックアウト(LOL)であると確信しています。PLLがLOLになると、MCUはリセットされます。DCMRWP3[9]を1に設定すると、PLLがLOLの間はMCUはリセットされませんが、動作を停止します。そのため、PLLがLOLの間はシステムクロックをFIRCに戻すことができません。水晶発振器をより高出力のものに交換してみると良いでしょう。 Re: S32K312 PLL_LOL Problem こんにちは@zhengjianfei1さん FXOSC が PLL ロック喪失の原因であると確信していますか?FXOSC クロック モニターは有効になっていますか? それはPLLだけの問題かもしれません。ラストマイルレギュレータは有効になっていますか? 割り込み内でシステム クロックを FIRC に戻すこともできます。 MUX_0_CSC[SAFE_SW] = 1 よろしくお願いいたします。 ダニエル
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FRDM-MXCN947ボードでイーサネットとカメラを同時に使用する MCXNx4x では、SmartDMA を使用してカメラ インターフェースを実装できます。 MCXNx4x データシートによると、イーサネット と SmartDMA の Pinmux 割り当てが競合します。このため、イーサネットとカメラを同時に使用することはできないと考えました。 ただし、FRDM-MCXN947 ボード ユーザー マニュアル (UM12018) には次のよう記載されています。 > カメラの使用中にイーサネット機能が必要な場合は、別の回避策があります SJ16 および SJ26 ジャンパーをデフォルトの位置から移動することです。 イーサネットとカメラを同時に使用する方法はありますか? 開発ボード MCX N Re: Simultaneous use of Ethernet and camera on the FRDM-MXCN947 board こんにちは@dubian1shu 書類の内容を再確認したところ、書類の記載内容に問題があることが確認できました。 文書には適時変更を加えます。 SmartDMA (EZH_CAMERA) と イーサネット (ENET)は同時に使用できますが、カメラが使用するには共有されていないピンを見つける必要があります。 こちらの記事を参考にCAN。 MCX N947:イーサネットとカメラ機能の同時実装 - NXPコミュニティ これがお役に立てれば幸いです。 BR 下がる Re: Simultaneous use of Ethernet and camera on the FRDM-MXCN947 board 確認して返信してくれてありがとう@Harry_Zhang SmartDMA は P1_X と P3_X をサポートしているので、MCXNx4x は SmartDMA と イーサネット 機能を同時に使用 CAN と理解しています。 しかし、FRDM-MCXN947 を使用して SmartDMA および イーサネット 機能を使用することはできますか? FRDM-MCXN947 の J9 (カメラ ヘッダー) には、イーサネット ピンと競合する 7 つのピンがあります。FRDM-MCXN947 ボードのユーザー マニュアル (UM12018) に記載されている P1_4 の解決策では、そのうちの 1 つだけが解決され、他の 6 つの競合については触れられていません。 たとえば、P1_5、P1_13、および P1_15 は SmartDMA と イーサネット 間で競合します。回路図ドキュメント (SCH-90818) から見る限り、この競合を解決する解決策はないようです。 FRDM-MCXN947でSmartDMA(EZH_CAMERA)とイーサネット(ENET)を同時に使用する方法はありますか? Re: Simultaneous use of Ethernet and camera on the FRDM-MXCN947 board こんにちは@dubian1shu MCXNx4xのデータシートを確認したところ、確かにイーサネットとSmartDMAが競合するピンがいくつかあります。ただし、イーサネットとSmartDMAを同時に使用したい場合は、イーサネットとSmartDMAが競合しないピンを選択できます。 たとえば、SmartDMA ピンとして P3_X を選択し、イーサネット ピンとして P1_X を選択できます。 FRDM-MCXN947 ボード ユーザー マニュアル (UM12018) を参照してジャンパーを移動します。 これがお役に立てれば幸いです。 BR 下がる
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S32K312 PLL_LOL 问题 你好,恩智浦、 我们发现 S32K312 将在进行 (ESD) 空气放电 ±15kV 测试时 RESET。我们发现 RESET 的原因是 PLL_LOL。然后我们使用恩智浦 S32K312EVB-Q172 进行同样的测试,它也会 RESET。 我们尝试更改 GM_SET 寄存器以提高晶体分歧强度,但没有任何改善。而且我们尝试将 DCMRWP3 [9] 设置为 1,当 PLL_LOL 时 S32K 不会 RESET,但是 mcu 会停止,只有 RESET 才能恢复。 在进行 ESD 测试时,我们需要 S32K3 保持运行。CPU 时钟能否在 PLL_LOL 时切换到 FIRC?您能给我一些建议吗? Re: S32K312 PLL_LOL Problem 嗨,丹尼尔 谢谢,禁用自动液位控制器可以解决这个问题。 Re: S32K312 PLL_LOL Problem 更大功率振荡器是什么意思? 您是否禁用了自动电平控制器(FXOSC_CTRL[ALC_D] = 1)? BR,丹尼尔 Re: S32K312 PLL_LOL Problem 你好,我是@danielmartynek、 感谢您的答复。CMU 已禁用,我确信 RESET 原因是 PLL 失锁。当 PLL LOL 时,MCU 将 RESET。当将 DCMRWP3 [9] 设置为 1 时,mcu 不会 RESET,而 PLL 哈哈但是 mcu 会停止运行。因此,当 PLL 哈哈时,我们无法将系统时钟改回 FIRC。我们尝试用更高功率的晶振取代晶振,看起来更好。 Re: S32K312 PLL_LOL Problem 你好@郑建飞1、 您确定 FXOSC 是导致 PLL 失锁的原因吗?你启用了 FXOSC 时钟监测吗? 可能只是 PLL 的问题。最后一英里调节器是否启用? 您可以尝试在中断中将系统时钟改回 FIRC。 mux_0_csc[safe_sw] = 1 此致, 丹尼尔
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查询:S32N55 系统电源模式 API 你好,团队、 我了解到 FSS 支持 2 个 API,可用于设置系统电源模式。 A1, Scmi_SystemPowerRequestProtocolMessageAttributesSynch A2, Scmi_PowerRequestSystemModeSynch A1 也可用于设置队列模式和状态。但是,有专用的群组 API 可以设置群组状态,例如:scmi_btmwarmResetCohortSynch、scmi_btmsuspendCohortSynch、scmi_btmsuspendCohortSynch。 A1 应用程序接口的功能似乎与其他两类应用程序接口重叠。 我的问题是:A1 API 的用途是什么?或者说,A1 应用程序接口是在什么样的情况下使用的? 顺祝商祺! 唐生。 FSS_FW 优先级:中等 Re: Inquiry: S32N55 system power mode APIs 谢谢你,马略。 Re: Inquiry: S32N55 system power mode APIs 你好@Tangsheng_Zhou、 功率域协议和启动协议是为突尼斯添加的原始协议;出于各种原因,它很好地适应了突尼斯的用例,但与SCMI规范不完全兼容;因此,除了增加对卢克索平台的支持外,我们还添加了系统电源协议,这是符合Arm SCMI的协议—— > 因此存在重叠之处。 在实施和未来支持方面: - Scmi_SystemPowerStateSetSynch( ) 等应用程序接口是作为 Btm_* 应用程序接口的包装器实现的,两者都将得到支持,而且两者将做完全相同的事情;Autosar/Tunis 用户可以使用现有的 Btm 应用程序接口,而 Linux 预计将使用新的 SystemPower 应用程序接口。 PowerDomain 协议的 API(如 Scmi_PowerRequestSystemModeSynch)将被淘汰,因此建议大家使用 SystemPower 的新 SCMI 兼容 API。 我们内部有用于跟踪《用户手册》更新和说明的票据。 FSF-29425 谢谢! Marius
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S32K3xx SpiBaudrateConfigRef 設定 こんにちは、 SDKs ペリフェラル ドライバの構成コンポーネント - LPSPI: 1. Lpspi → SpiExternalDevice → SpiUseBaudrateConfig → SpiBaudrateConfigRef? この設定の目的は何ですか?また、どのように設定しますか? 2. SPI ボーレート選択における SpiUseBaudrateConfig と SpiCalculatedBaudRate の違いは何ですか? 3. SPI ボーレートを設定するためのユーザーフレンドリーな方法が必要です。どうすればそれがCANますか? よろしくお願いいたします。 カルメガン C Re: S32K3xx SpiBaudrateConfigRef set こんにちは@daniel_ll 、 この件に関してプライベートメッセージをお送りしました。 Re: S32K3xx SpiBaudrateConfigRef set こんにちは、ジュリアン Jira のバグへのリンクはありますか? また、どの RTD リリースでこのバグが修正されるのか、詳しい情報はありますか?RTD 5.0.0でも同じ問題に直面している Re: S32K3xx SpiBaudrateConfigRef set こんにちは@karmegancjk 社内チームに確認したところ、これはバグです。次の RTD リリースで修正される予定です。 よろしくお願いします、 ジュリアン Re: S32K3xx SpiBaudrateConfigRef set こんにちは@karmegancjkさん、 どうやら、MCAL Spi コンポーネントのみが有効な SpiBaudRateConfigRef 値を生成します。私はプロジェクトを IP ではなく MCAL に基づいていたため、これに気づきませんでした。 これは意図されたものではないと思うSO、現時点では、SPI コンポーネントを「UseBaudrateConfig」パラメータなしで構成するか、MCAL コンポーネントを使用して参照を生成する必要があります。これが想定された動作であるかどうかを社内で確認してみます。 よろしくお願いします、 ジュリアン Re: S32K3xx SpiBaudrateConfigRef set こんにちは、 Lpspi ドライバで SpiBaudrateConfig_0 を SpiBaudrateConfigRef に割り当てることができません。 IDEs: S32DS 3.5.13。 RTD: R22_11 V4.0.0。 SpiBaudrateConfigRef で SpiBaudrateConfig_0 のパスを設定するにはどうすればよいですか? Re: S32K3xx SpiBaudrateConfigRef set こんにちは@karmegancjkさん、 すべての構成パラメータについては、それぞれのドライバのユーザー マニュアルに記載されています。「C:\NXP\S32DS.3.6.1\S32DS\ソフトウェア\PlatformSDK_S32K3\RTD\Spi_TS_T40D34M50I0R0\doc」の下RTD_SPI_UM.pdfが見つかります。 1. SpiBuadrateConfigRef は、Spi ボー レートを計算するために使用される参照ノードです。 2. SpiUseBaudrateConfig は参照ノードを使用し、SpiCalculatedBaudRate は次の式を使用します。 SpiCalculatedBaudrate = 関数クロック / (SpiPrescalerValue * (SpiScaler + 2)) 3. 既存の例「Spi_Transfer_S32K344」をベースとしてCAN使用できます。また、前述のファイルの第 3.6.13 章では、ボー レートを設定する方法が示されています。 よろしくお願いします、 ジュリアン
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IMX6D UVC HI 我将IMX6D当作UVC USB と PC の接続を介した画像、win10 と win11 の少し前のバージョンでは、UVC 画像として正常に認識でき、通常の機能動作中、win11 が最新バージョンに更新されると、このデバイスは無法認証され、デバイス管理者が黄色を表示します。 i.MX6Dual Re: IMX6D UVC こんにちは、 これはおそらくWindows 11のドライバアップデートが原因です。UVCカメラドライバをロールバックしてみてください。 https://learn.microsoft.com/en-us/answers/questions/4113572/usb-2-0-hd-uvc-ウェブカメラドライバーの更新 よろしくお願いします、 志明
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S32K324 HSEフラッシュと暗号テストの問題 NXPサポートチーム様 S32K324 マイクロに「HSE_FW_S32K344_12_2_69_1」をフラッシュしようとしています。 以下の投稿に添付されているスクリプトを使用してみました。 S32K324 および S32K312 HSE FW Lauterbach インターフェース スクリプトの要件。- NXPコミュニティ 最初の INSTALL スクリプトでは IVT イメージのみをインストールするように指示されていますが、ピンクのイメージしかないSO、それを使用できませんでした。 2 番目のスクリプト (HSE インターフェース スクリプト) はこれを使用してピンク色のイメージをインストールできますが、暗号化機能はいずれも動作しません。 そして、電子メールで提案されたとおり、確認を求められたアドレスの以下の値を取得しました。これらの値が予想通りであるかどうかをお知らせください。 また、キー プロビジョニングをデバッグしているときに、hse_ip_serv 関数に到達できることを確認できましたが、タイムアウトが発生したため、下の画像に示すように、HSE が応答を返すことができないようです。 サポートをお待ちしております。 よろしくお願いいたします。 ニティン・ヴィシュノイ Re: S32K324 HSE flashing and Crypto test issue 今後のコミュニケーションのため、このチケットをGMサポートフォーラムに移動しました。 S32K324 HSEフラッシュと暗号テストの問題 - NXPコミュニティ Re: S32K324 HSE flashing and Crypto test issue こんにちは@nitvishnoi はい、GSR レジスタのビット 0 が設定されているSO、致命的なエラーが原因で HSE がシャットダウンされました。データ キャッシュを無効にして、違いがあるかどうか確認してみます。 GM は、FAE とプライベート コミュニティ スペースを通じて直接サポートを受けることができます。さらなるサポートについては、むしろこれらのチャネルを使用することをお勧めします。 よろしくお願いいたします。 ルーカス Re: S32K324 HSE flashing and Crypto test issue こんにちは、ルーカス。 FSR レジスタと GSR レジスタの詳細は次のとおりです。何か見つかった場合はお知らせください。 今日午後 4 時 (東部標準時) に電話に参加したい場合はお知らせください。昨日、cinco に招待状を送りました。 よろしくお願いいたします。 ニティン・ヴィシュノイ Re: S32K324 HSE flashing and Crypto test issue こんにちは@nitvishnoi 0x4039_C028 の HSE GPR レジスタによると、HSE ファームウェアがインストールされています。 HSE サービスが完了せず、タイムアウトが発生した場合は、MU 内の FSR および GSR レジスタをチェックして何が起こったかを確認します。タイムアウトの一般的な問題は、何らかのサービスを呼び出すときに間違ったポインタが HSE に渡されることです。HSE がデータにアクセスできない場合 (権限不足、ダブル ビット ECC エラー、実装されていない領域にアクセスしているなど)、HSE はシャットダウンされます。 よろしくお願いいたします。 ルーカス
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No SCL/SDA Signals when using I2C Send as Master I have set up LPI2C1 as Master but get no outputs when attempting to send. I have pull-up resistors and the signals are connected to 1 slave device only. Please see below. What are some possible reasons for this problem? Initialization: /* set I2C1 interrupt */ IntCtrl_Ip_EnableIrq(LPI2C1_IRQn); IntCtrl_Ip_InstallHandler(LPI2C1_IRQn, LPI2C1_Master_Slave_IRQHandler, NULL_PTR); /* Init lpi2c in master mode */ Lpi2c_Ip_MasterInit(LPI2C_CHANNEL_0, &I2c_Lpi2cMasterChannel0); Send data: boolean I2C_read_fault_status(uint8 *rx_buffer) { TxBuff[0] = 0x78;   if (LPI2C_IP_SUCCESS_STATUS == Lpi2c_Ip_MasterSendData(LPI2C_CHANNEL_0, (uint8 *)&TxBuff[0], 1U, FALSE)) { LM5171_data_ptr = rx_buffer; LM5171_data_len = 1; return TRUE; } Re: No SCL/SDA Signals when using I2C Send as Master We are using the S32K324 part with the S32DS3.5 debugger and a Multilink FX Universal interface. Our RTD version is 4.00 HF02. There is not an option in the LPI2C peripheral to enable debugging (like there is in other peripherals). I did not think to set the option manually! When I set the DBGEN bit, the signals work as expected. Re: No SCL/SDA Signals when using I2C Send as Master What kind of debug mode you are using? specific debugger or on board debugger? Re: No SCL/SDA Signals when using I2C Send as Master Hi@phil_b Could you tell us the part number you're using? Also, the RTD version is ? If you're using S32K3, could you please try to set this bit and have a try again. Re: No SCL/SDA Signals when using I2C Send as Master The signals were missing while I was running in Debug mode. When I removed the debug connector, the signals were there! Is there a way to see the signals while in Debug mode?
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How to Protect Core Peripherals from Non-Trusted ISRs on S32M244 (ARM Cortex-M4F) Hello all, I'm working with the S32M244 which uses an ARM Cortex-M4F core. I understand that the AIPS module can be used to protect system peripherals by configuring access rights. However, I'm concerned about protecting core peripherals (e.g., NVIC, Sys Tick, SCB) from non-trusted ISRs. Since all ISRs on Cortex-M4F run in privileged mode, even non-trusted ISRs can potentially access core peripherals. Given that: The Cortex-M4F does not support Trust Zone, The ARM MPU is not available on S32M244, AIPS does not cover core peripherals, What are the recommended strategies to restrict access to core peripherals from non-trusted ISRs? Thanks in advance. S32M2  Re: How to Protect Core Peripherals from Non-Trusted ISRs on S32M244 (ARM Cortex-M4F) Hello @Gokul_1, It is not possible to restrict the ISRs from accessing the registers as you pointed out. In general, every ISR should be as short as possible, use code review and static analysis, the non-rusted ISR can be placed in sectors that are write-protected (FPROT). S32M24x targets ASIL-B applications, refer to the safety manual that describes software safety measures that should be implemented to achieve the desired system level of functional safety integrity. Regards, Daniel
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Deployment of an AI Model Hello everyone, I’m looking for answers on deploying a model to the FRDM-MCXN947 board. I have a model already trained in TensorFlow Lite (float32). I used the eIQ environment to convert it to C source, and that worked well. However, I understand that the NPU only accepts int8 models—is that correct? When I converted my model to TensorFlow Lite int8, I encountered an error during conversion, so it didn’t work. I tried manually adding quantization and dequantization nodes, but that also failed. From the examples I’ve seen, when you use your dataset in eIQ to generate the model, it automatically adds quantization and dequantization nodes. Finally, I used a Python script to convert my TensorFlow Lite model to int8 C source, and that worked, but the model’s output differs from my TensorFlow Lite int8 tests in Python. I’d like to know: is there a way to convert a model to int8 using eIQ, or to add quantization/dequantization nodes? Thank you very much. Development Board MCXN NPU|ML Re: Deployment of an AI Model Thank you so much, @Habib_MS. That worked well. Re: Deployment of an AI Model Hello @Abdu_, I successfully exported a TensorFlow INT8 model as a header file. This model was trained outside the eIQ environment and does not include quantization or dequantization nodes Please use these params in the custom options:  dump-header-file-output; dump-header-file-input In the other hand, in this page are more information about eIQ that could be helpful. BR Habib  Re: Deployment of an AI Model Hello Habib, I followed the example and successfully converted the TensorFlow Lite model (float32) to a file header (float32). However, since the NPU only supports INT8 models, I converted the TensorFlow Lite model to INT8 and encountered an error. I noticed that when you load the trained TensorFlow Lite (float32) model into the environment, it doesn’t automatically insert the quantization and dequantization nodes. In contrast, when you train the model within the environment, those nodes are added, as shown in the example. Thank you so much. Re: Deployment of an AI Model Hello @Abdu_, I followed the steps outlined in Chapter 3, titled "Label Image Example", from the guide Lab eIQ Neutron NPU for MCX N Lab Guide - Part 1 - Mobilenet - MCUXpresso SDK Builder. As a result, I was able to successfully export a dump header model using eIQ even with a model that was trained outside of the eIQ environment Please review the steps and let me know if they were helpful. I also strongly recommend downloading the latest version of eIQ to ensure compatibility and avoid potential issues. BR Habib Re: Deployment of an AI Model Hello Habib, Thank you for your response. a) Here are the steps I followed: I developed my model in Google Colab, then converted it to TensorFlow Lite. I imported the .tflite file into eIQ and selected the Model Tool. I opened the model there, then clicked on Convert: TensorFlow Lite for Neutron. I selected my board (MCXN-947) and enabled Dump header file to generate a header file for use with the NPU. However, when I clicked Convert, I encountered the error I showed you earlier. Attached is a screenshot of my model. b) I also read Chapter 3.10 of the eIQ Toolkit User Guide. From what I understand, it mainly discusses models developed directly on the platform using imported datasets. It seems that when you bring a pre-trained TensorFlow Lite model from outside, the only available option is to convert it — you can't customize it like you can with models trained from raw data on the platform. That's the limitation I noticed. thank you so much Re: Deployment of an AI Model Hello @Abdu_, a) I am able to convert a FLoat32 model to INT8.tflite model in the eIQ Toolkit version 1.15.1.104. To assist you more effectively, could you please share the specific steps you followed that led to the error you encountered? b) The most relevant documentation I found regarding Quantization is in Chapter 3.10 of the eIQ Toolkit User Guide: "You can quantize a trained model to reduce its size and speed up the inference time on different hardware accelerators (for example, GPU and NPU) with a minimal accuracy loss. You can choose between the per channel and per tensor quantizations. The per tensor quantization means that all the values within a tensor are scaled in the same way. The per channel quantization means that tensor values are separately scaled for each channel (for example, the convolution filter is scaled separately for each filter)."" I highly recommend reviewing this chapter to better understand how to implement quantization effectively. BR Habib Re: Deployment of an AI Model Thank you, Habib, for your answer. The problem is that elQ is unable to convert a TensorFlow Lite (float32) model into an INT8 C file. I therefore provided an INT8 TensorFlow Lite model and waited for the corresponding INT8 C file, but I encountered the error shown on the screen. I would also like to know how to insert quantize and dequantize nodes into a float32 model. I’ve reviewed all the documentation but couldn’t find any guidance on this. Thank you very much. Re: Deployment of an AI Model Hello @Abdu_ , To answer your first question: the NPU currently supports only INT8 models. For more details, I recommend checking out this community post which provides further clarification. Regarding your second question: the eIQ Toolkit includes a model conversion feature, as illustrated in the image below. This allows you to convert models into formats compatible with the supported hardware: For a deeper understanding, please refer to Chapter 4.2: "Model Conversion" in the eIQ Toolkit User Guide, available on this page. Additionally, you may find helpful resources on the official Google documentation, especially if you're working with TensorFlow Lite or other Google-supported frameworks. BR Habib
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