FRDM S32K344MINI-EVB S32k344mini-EVBボードを購入し、SD32 Design Studioをインストールし、このファイルをダウンロードしましたS32DS_3.6.0_win32.x86_64.EXE。そして、他のアプリケーションをインストールする必要がある場合についてご案内ください。 よろしくお願いいたします。 ラヴィ Re: FRDM S32K344MINI-EVB こんにちは、 @ravirke さん。 このデバイスを使うために必要なすべてのソフトウェアは FRDMオートモーティブバンドルに含まれています。追加で必要になるツールは、アプリケーションに実装予定の具体的な機能や機能によって異なります。 BR、VaneB

Design tool TEA173X flyback SMPS design tool. Request for send me Power solution Re: Design tool USB-PD3.0 / QC4.0 Smart Charging Design Tool | NXP Semiconductors Design tool for TEA173X is no available currently. You can refer to above link for flyback design.

バージョン2の問題点：Cコード生成、プレビュー こんにちは！ GUI Guiderバージョン2のテストを始め、いくつかの問題(まずは空のテンプレート、Windowsシミュレータ)に気づきました。 トップレイヤーの内容を定義し、画像ボタンを入れ、ボタンを長押ししたときに状態を切り替えるイベントハンドラを作成し始めました。 生成されたコードには、次のようなエラーがあります。 gg_event_layer_top.c: 静的虚無 lv_layer_top()_event_handler(lv_event_t * e) { ... } void gg_event_init_layer_top ( gg_ui_t * ui😞 lv_obj_add_event_cb(ui->layer_top.lv_layer_top(), lv_layer_top()_event_handler, LV_EVENT_ALL, ui); （括弧は構文解析エラーの原因となります） 括弧を手動で削除すると、以下のエラーが発生します。 .../generated/events/gg_event_layer_top.c:59:38: エラー:「gg_layer_top_t」に「lv_layer_top」という名前のメンバーがいません （gg_layer_top_t の定義にはそのメンバーは含まれていません） これらの関数を正しく生成するために必要な定義が何か見落とされているのでしょうか？ Re: Version 2 issues: C code generation, preview こんにちは、 @poldo さん。 この問題を再現するにはどうすればよいか教えていただけますか? Harry_Zhang_0-1783917409079.png BR ハリー Re: Version 2 issues: C code generation, preview こんにちは、 @Harry_Zhang さん、ご返信ありがとうございます。 私がやったことはこうです。 - layer_top にクリック可能なフラグを追加しましたが、これは必要でしょうか？ボタン用のコンテナを作成しました(クリック可能なフラグは追加していません) - コンテナ内で画像ボタンを作成しました(クリック可能なフラグが追加されました) - 「Long Pressed」というイベントをボタンに付けました poldo_0-1784023768341.png 生成されたコードには上記の構文エラーが含まれています。 // In gg_event_layer_top.c static void lv_layer_top()_event_handler(lv_event_t * e) { gg_ui_t * ui = lv_event_get_user_data(e); lv_event_code_t code = lv_event_get_code(e); switch(code) { default: break; } } void gg_event_init_layer_top(gg_ui_t * ui) { lv_obj_add_event_cb(ui->layer_top.lv_layer_top(), lv_layer_top()_event_handler, LV_EVENT_ALL, ui); lv_obj_add_event_cb(ui->layer_top.Keypad_btnEnable, Keypad_btnEnable_event_handler, LV_EVENT_ALL, ui); } 括弧を削除すると、構文エラーはメンバーlv_layer_topが存在しないことに関するものです。 // In custom.h typedef struct { lv_obj_t * Keypad; lv_obj_t * Keypad_btnEnable; } gg_layer_top_t; BR ポルド Re: Version 2 issues: C code generation, preview こんにちは、 @poldo さん。 この問題を再現しようと試みました。 Harry_Zhang_0-1784102463813.png 生成されたコードは正しいです。 Harry_Zhang_1-1784102495298.png 私が何か見逃した点があれば教えていただけますか？ BR ハリー Re: Version 2 issues: C code generation, preview こんにちは、 @Harry_Zhang さん。 問題は、最上層にオブジェクトを作成する場合です。レビューとテストのためにファイルを添付します。 Re: Version 2 issues: C code generation, preview こんにちは、 @poldo さん。 プロジェクトをありがとうございます。この問題を再現できました。 これはバグです。 次期バージョンで修正します。 ご理解いただきありがとうございます。 BR ハリー Re: Version 2 issues: C code generation, preview これはバグであり、修正方法は簡単です。guiguiderファイルを見つけて、テキストモードで開いてください。event_list を見つけて、不要なコンテンツを削除してから、ガイドを使用してプロジェクトを再読み込みしてください。生成されたコードは正常に戻ります。 Re: Version 2 issues: C code generation, preview ハリー・チャンさん、ありがとうございます。 アップデートを待つ間に使える回避策はありますか? BR

S32K118 FlexIO 您好。 我想咨询一下关于在 S32K118 上使用 FlexIO 模块实现电机霍尔传感器信号的双边沿检测的问题。 目前，我需要捕获来自 BLDC 电机的三个霍尔反馈信号的上升沿和下降沿。我正在尝试将 FlexIO 引脚配置为输入捕获通道。但是，我不太清楚如何设置 FlexIO 以同时检测上升沿和下降沿。 能否分享一下用于双边沿捕获的 FlexIO 定时器和移位器的正确配置流程？此外，我还想知道是否可以在每个边沿触发中断，以及在 S32K118 平台上使用 FlexIO 进行霍尔信号采样时是否存在已知的限制或注意事项。非常感谢。 Re: S32K118 FlexIO 你好@Niuyanlin ， 如果应用场景是无刷直流电机反馈中的霍尔传感器，我建议考虑使用 FTM 模块。 以下应用笔记介绍了如何配置模块以进行单边沿和双边沿捕获，以及如何生成捕获中断： AN5303：S32K 上 FlexTimer 模块的特性和操作模式 – 应用笔记。 “霍尔传感器连接到独立FTM（FTM_CHx）的通道。FTM可以检测霍尔传感器信号的下降沿和上升沿，并生成捕获中断。 ” 相比之下，FlexIO 需要通过定时器递减模式间接构建输入捕获行为，虽然它也能工作，但在我看来，FTM 模块更合适。 此致， 朱利安 Re: S32K118 FlexIO 你好@Niuyanlin ， 由于 FlexIO 没有专门的输入捕获功能，因此大部分文档都是基于通信仿真的。我能给出的主要建议是参考 S32K1 的参考手册第 54 章。 您可以参考以下应用笔记，其中详细介绍了如何配置移位器和定时器以及相应的中断： AN14284：FlexIO 仿真接口的时序参数调优 | 恩智浦半导体 AN12174：使用 FlexIO 模拟通信和定时外设 – 应用笔记 了解 FlexIO FlexIO 模块可以从三个来源产生中断：移位器错误、移位器状态标志和定时器状态标志。要启用中断，您需要设置 SHIFTSIEN、SHIFTEIEN和 TIMIEN 中的相应位。 但是，没有用于输入捕获或 BLDC 电机控制的程序。给您带来的不便，敬请谅解。 此致， 朱利安 Re: S32K118 FlexIO 你好，朱利安。 非常感谢您的及时回复和宝贵建议。 我认识到，对于来自 BLDC 电机霍尔传感器的反馈而言，FTM 是一个更优的选择。然而，由于项目中外围资源不足，我们不得不使用 FlexIO 来实现输入捕获功能。 如果您能提供一份与 FlexIO 相关的详细软件实施方案供我们参考，我们将不胜感激。 此致， 牛艳琳

FRDM-S32K344 マニュアルエラー こんにちは、 FRDM-A-S32K344開発ボードマニュアル(UM12406)の11ページに誤りがあります。このコメントは、コミュニティの皆さんと、私と同じ問題に遭遇した方々のために投稿します。 具体的には、FS26をデバッグモードに保つために、抵抗器R43はデフォルトで取り付けられています。通常モードを有効にするには、R43を取り外し、代わりにR42に部品を取り付けなければなりません。 正しくは： 具体的には、FS26をデバッグモードに保つために、抵抗器R43はデフォルトで取り付けられています。通常モードを有効にするには、R43を取り外す必要があります。そして代わりにR42にデータを入力する必要がある。」 または： 具体的には、FS26をデバッグモードに保つために、抵抗器R43はデフォルトで取り付けられています。通常モードを有効にするには、R43を取り外す必要があります。OTPエミュレーションモードに入るには、R42にデータを入力する必要があります。 Re: FRDM-S32K344 manual error ハイ ご報告ありがとうございます！ R43を取り外し、R42を取り付けると、 FS26_VDEBUGの電圧はFS26データシートのVOTP （OTPエミュレーションモード）の範囲内になります。したがって、私はあなたの見解に賛成しますし、2番目の主張の方がより包括的だと思います。 この問題を報告するために著者に連絡させてください。 よろしくお願いいたします ロビン

s32k344，LPSPI 连续序列帧之间的小时钟间隙 - 我在NXP MCU S32K344 LPSPI模块（控制器）和Holt HI-35930（外设）之间通信时遇到问题。 该代码正在写入 2 个帧，每个帧为 8 位字。通过 LPSPI 连接到 ARINC 通信设备 HI-35930。我已确认所有设置均正确。cpol = 0，cpha = 0，LSBF = MSB，BYSW=否，RXMSK，TXMSK =0，TCR[FRMSZ]=7。 该代码使用 TRC[CONT 和 TRC[CONTC] 位来控制 PCS。PCS 在整个 2 帧序列中保持钳位，请参见图片。同样，时钟在这两帧画面中脉动。SOUT 信号包含预期数据，帧 1 = 操作码 0x80，帧 2 = 虚拟数据 0x00 问题出在SIN上。没有备份数据。（操作码 0x80 用于读取寄存器，我预期其中至少有一位设置为高电平）。 RXCOUNT 在每一帧都会递增，最大值为 2。 -使用相同的设置，我将相同的操作码和数据连接成一个 16 位帧，设置 TRC[CONT 和 TRC[CONTC] = 0，因为只有一个帧 TRC[FRMSZ]=15。传输正常，SIN 返回真实数据。 你觉得这里出了什么问题？ 黄色 - PCS信号 粉色 - 时钟信号 蓝色 - SIN 至 MCU 绿色 - 来自 MCU 的 SOUT   Re: s32k344, LPSPI small clock gap between frames of a continuous sequence MOSI 和 MISO 的数据为空。你的SPI总线硬件原理图设计正确吗？ Re: s32k344, LPSPI small clock gap between frames of a continuous sequence 你好@ekmas-19 ， 你描述这次传输发送了 2 个字节——0x80 和 0x00。然而，示波器清楚地显示为 2 个 32 位字，中间有很小的间隙，而不是 2 个 8 位帧。你能解释一下吗？ 关于帧间间隙——这是预期行为。CONT = 1 仅保持帧间 CS/PCS 钳位；它不影响 SCK。时钟的行为与 CONT = 0 时完全相同。 此致， 丹尼尔

s32k344, LPSPI small clock gap between frames of a continuous sequence - I am having a problem communicating between an NXP MCU S32K344 LPSPI module (Controller) and a Holt HI-35930 (Peripheral). The code is writing 2 frames, each an 8 bit word. over the LPSPI to an ARINC communication device HI-35930.  I verified all settings are correct. cpol = 0, cpha = 0,  LSBF = MSB, BYSW=no, RXMSK, TXMSK =0, TCR[FRMSZ]=7. The code uses the TRC[CONT and TRC[CONTC] bits to control the PCS. The PCS stays asserted for the entire sequence of 2 frames, see picture. The clock, likewise pulses over the 2 frames. The SOUT signal has the expected data on it, frame 1 = opcode 0x80, frame 2 - dummy data 0x00 The problem is with SIN. There is no data back. ( opcode 0x80 is to read a register where I was expecting at least one bit set high). The RXCOUNT does increment on each frame to a max of 2. -Using the same settings, I concatenate the same opcode and data into one 16-bit frame, set TRC[CONT and TRC[CONTC] = 0 since there is one frame TRC[FRMSZ]=15. The transmission works and SIN returns real data. What do you think is wrong here? Yellow - PCS signal Pink - Clock signal Blue - SIN to the MCU Green - SOUT from the MCU   Re: s32k344, LPSPI small clock gap between frames of a continuous sequence The data for MOSI and MISO is empty. Do you have right SPI bus hardware schematics design? Re: s32k344, LPSPI small clock gap between frames of a continuous sequence Hi @ekmas-19, You described the transmission as sending 2 bytes — 0x80 and 0x00. However, the oscilloscope clearly shows 2 x 32-bit words separated by a small gap, not 2 x 8-bit frames. Can you clarify this? Regarding the inter-frame gap — this is expected behaviour. CONT = 1 only keeps CS/PCS asserted between frames; it does not affect SCK. The clock behaves exactly as it would with CONT = 0. Regards, Daniel

MRF13750H 入力マッチング設計シミュレーション こんにちは！ Usimmicsを使用してMRF13750H-915MHzリファレンス回路基板の入力整合回路をシミュレートしようとしています（ADSもAWRも持っていません）。 NXPのデータシートに記載されているものと同じ幅と長さの配線を使用していますが、結果は915MHzと一致しません。私が何か間違っている点があれば教えてください。 最高、 ルイス・ビジャヌエバ RF Re: MRF13750H Input Matching Design Simulation 情報ありがとうございます！ Re: MRF13750H Input Matching Design Simulation こんにちは、Luis_Vさん 良い一日！ 残念ながら、あなたが使っているシミュレータは使ったことがないので完全な比較はできませんが、私が見た限りでは以下の点をお伝えできます: ADS/AWRでは、元のレイアウトには以下が含まれます。 T字管の不連続性、 マイター曲げ、 オープンエンド効果、 カップリング効果。 回路図は理想的なMLINセクションを直接接続しています。 さらに、AWRシミュレーションはパッケージ内に存在する可能性のある寄生効果を「考慮」していると理解しています。 この情報がお役に立てば幸いです。他に何かご不明な点がありましたら、お気軽にお問い合わせください。 良い一日をお過ごしください。幸運を祈ります。

设计工具 TEA173X回扫式开关电源设计工具。 请发送至 电源解决方案 Re: Design tool USB-PD3.0 / QC4.0 智能充电设计工具 | 恩智浦半导体 目前没有适用于TEA173X的设计工具。 您可以参考上面的链接了解回扫式设计。

S32G Core RESET Hi NXP: I would like to know if S32G399 supports the independent reset of a specific M7 core without affecting the normal operation of other cores? Re: S32G Core RESET Hello, @ChuanG  Thanks for your post. Yes, it is supported, commonly, turn on/off M7_1/2/3 through applications running on M7_0 BR Chenyin

設計ツール TEA173XフライバックSMPS設計ツール。 私に送ってほしい 電源ソリューション Re: Design tool USB-PD3.0 / QC4.0 スマート充電設計ツール |NXPセミコンダクターズ 現在、TEA173Xのデザインツールは利用できません。 フライバック設計については上記のリンクを参照してください。

MRF13750H Input Matching Design Simulation Hello! I am trying to simulate the input matching network of the MRF13750H-915MHz reference circuit board using Usimmics (I don't have ADS neither AWR)  I am using the same width and length traces as those in NXP datasheet, but the results do not correspond to 915MHz. Does anyone know what I am doing wrong? Best, Luis Villanueva RF Re: MRF13750H Input Matching Design Simulation Thank you for the information! Re: MRF13750H Input Matching Design Simulation Hello Luis_V Good day! Unfortunately, I haven't used the simulator you're using, so I can't make a complete comparison, but from what I can see, I can tell you the following: In ADS/AWR, the original layout includes: tee discontinuities, mitered bends, open-end effects, coupling effects. Your schematic uses ideal MLIN sections connected directly. Furthermore, I understand that the AWR simulation "takes into account" the parasitic effects that may be present in the package. I hope this information has helped you, please let me know if you need help with anything else. Have a great day and best of luck.

S32G 核心 RESET 您好，NXP： 我想知道S32G399是否支持对特定M7内核进行独立复位，而不影响其他内核的正常运行？ Re: S32G Core RESET 你好， @ChuanG 感谢你的帖子。 是的，支持这种操作。通常情况下，可以通过运行在 M7_0 上的应用程序来开启/关闭 M7_1/2/3。 BR 陈银

How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? Hello NXP team, I am testing the DDR Sideband ECC functionality on an i.MX 8QuadXPlus / i.MX 8DualXPlus platform with a 40-bit DDR3L interface (32-bit data + 8-bit ECC). According to AN13566, Inline ECC errors can be injected by unlocking the ECC parity region through ECC_REGION_PARITY_LOCK and modifying the ECC parity bits. However, I could not find a detailed error-injection or validation procedure for Sideband ECC. AN13566 mentions that Sideband ECC uses an additional ECC byte and that the controller checks this byte during DDR reads. It also mentions that Sideband ECC supports an automatic scrub RMW operation after detecting a correctable single-bit error. Could you please clarify the recommended method to test Sideband ECC? Is there a hardware error-injection or data-poisoning register for Sideband ECC? How can software inject a single-bit correctable error? How can software inject a double-bit uncorrectable error? Which ECC status registers and interrupt signals should be checked? How can we verify that the Sideband ECC scrub operation has corrected and written back the data? Is there any example code, test procedure, or DDR controller register sequence available? Our configuration is: SoC: i.MX 8QuadXPlus / i.MX 8DualXPlus DDR type: DDR3L DDR interface: 40-bit, 32-bit data + 8-bit ECC Thanks. Re: How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? Hi @kkfly  You can refer to the description of the ECC register in the IMX8DXL RM documentation. https://www.nxp.com/products/iMX8XLite In particular, the ECC Configuration Register 0 (ECCCFG0) and ECC Configuration Register 1 (ECCCFG1) registers. pengyong_zhang_0-1784880352446.png B.R Re: How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? The doc says 'NOTE: ECC data poisoning is not supported in this SoC. Please ensure this bit setting is 0.' So does that mean the IMX8DXL and IMX8QXP don't support ECC error injection?

Support for Direct Framebuffer Write to Display on i.MX8QXP Hi NXP Team,   Soc : iMX8qxpC0mek Linux O.S : yocto [Scarthgap L6.6.5 ] We would like to check whether direct framebuffer writing to the display is supported on the i.MX8QXP Yocto Linux platform. Our requirement is to display graphics or an image directly during the early boot stage, before the Weston/Wayland compositor and HMI application are initialized. Could you please clarify: Whether direct framebuffer access, such as /dev/fb0, is supported. Whether the display can be updated directly using DRM/KMS without starting Weston. Whether NXP provides any reference application or sample code for direct display rendering The required kernel configurations, device-tree changes, or display-driver settings. Whether direct framebuffer access could conflict with Weston when the compositor starts later. Please share the recommended approach for implementing early display output on the i.MX8QXP platform. Re: Support for Direct Framebuffer Write to Display on i.MX8QXP Hello @Ram2  Hope you are doing very well. 1. Is /dev/fb0 (fbdev) supported? No, not natively on i.MX 8. The NXP i.MX Linux Reference Manual explicitly shows ins chapter 6.2.2 Frame buffer: Frame buffer drivers are supported for i.MX 6 and i.MX 7, but not for i.MX 8 2. Direct DRM/KMS access without Weston Yes, this is the correct and supported approach. On i.MX 8, Weston uses the DRM backend, which means Weston must not be running when an application directly accesses DRM/KMS.  You can take a look to the chapter 7.3.10.7 cam test application of UG10163. 3. NXP Reference Application / Sample Code You can take a look to the SDK_2_9_0_MEK-MIMX8QX\boards\mekmimx8qx\driver_examples\dpu\character example. Download it from MCUXpresso SDK. 4. Kernel Configuration, Device Tree, and Display Driver Settings Kernel configuration (in imx_v8_defconfig): CONFIG_DRM=y # DRM framework CONFIG_DRM_IMX=y # i.MX DPU DRM driver (drivers/gpu/drm/imx) CONFIG_DRM_IMX_DPU=y # DPU-specific DRM module CONFIG_DRM_IMX_MIPI_DSI_NORTHWEST=y # MIPI DSI (for OLED panel support) CONFIG_DRM_IMX_LDB=y # LVDS Display Bridge Please take a look to the Table 10. Kernel and device tree configurations of RN00210, in section Video Display. 5. Conflict with Weston When It Starts Later Yes, there is a conflict. Since both the early-boot DRM/KMS application and Weston fight for exclusive control of /dev/dri/card0, the early application must release the DRM master before Weston starts. You can try display via U-Boot logo. U-Boot supports BMP images rendered via DRM/simplefb. This completely avoids the Linux-layer conflict and produces the earliest possible splash screen. Best regards, Salas.

如何在 i.MX 8QuadXPlus / i.MX 8DualXPlus 上测试边带 ECC 错误注入？ 您好，NXP团队， 我正在测试 i.MX 8QuadXPlus / i.MX 8DualXPlus 平台上的 DDR 边带 ECC 功能，该平台具有 40 位 DDR3L 接口（32 位数据 + 8 位 ECC）。 根据 AN13566，可以通过 ECC_REGION_PARITY_LOCK 解锁 ECC 奇偶校验区域并修改 ECC 奇偶校验位来注入内联 ECC 错误。然而，我找不到关于边带 ECC 的详细错误注入或验证程序。 AN13566 提到边带 ECC 使用额外的 ECC 字节，并且控制器在 DDR 读取期间检查此字节。它还提到，边带 ECC 在检测到可纠正的单比特错误后，支持自动清除 RMW 操作。 请问测试边带ECC的推荐方法是什么？ 边带ECC是否有硬件错误注入或数据投毒寄存器？ 软件如何注入一个可纠正的单比特错误？ 软件如何注入双比特不可纠正错误？ 应该检查哪些ECC状态寄存器和中断信号？ 如何验证边带 ECC 纠错操作是否已纠正数据并将其写回？ 是否有示例代码、测试步骤或DDR控制器寄存器序列可供参考？ 我们的配置如下： SoC：i.MX 8 QuadXPlus / i.MX 8 DualXPlus DDR类型：DDR3L DDR接口：40位、32位数据+8位ECC 谢谢。 Re: How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? 嗨@kkfly 您可以参考 IMX8DXL RM 文档中的 ECC 寄存器描述。 https://www.nxp.com/products/iMX8XLite 具体而言，是ECC 配置寄存器 0 (ECCCFG0)和ECC 配置寄存器 1 (ECCCFG1)寄存器。 pengyong_zhang_0-1784880352446.png BR Re: How to test Sideband ECC error injection on i.MX 8QuadXPlus / i.MX 8DualXPlus? 文档中写道：“注意：此SoC不支持ECC数据投毒。”请确保此位设置为 0。那么，这是否意味着 IMX8DXL 和 IMX8QXP 不支持 ECC 错误注入？

支持 i.MX8QXP 直接帧缓冲区写入显示器 您好，NXP团队：   SoC：iMX8qxpC0mek Linux 操作系统：yocto [Scarthgap L6.6.5] 我们想检查一下 i.MX8QXP Yocto Linux 平台是否支持直接向显示器写入帧缓冲区。 我们的要求是在启动初期，在 Weston/Wayland 合成器和 HMI 应用程序初始化之前，直接显示图形或图像。 请问您能否澄清一下： 是否支持直接访问帧缓冲区，例如/dev/fb0 。 是否可以直接使用 DRM/KMS 更新显示内容，而无需启动 Weston。 NXP是否提供任何用于直接显示渲染的参考应用程序或示例代码 所需的内核配置、设备树更改或显示驱动程序设置。 直接访问帧缓冲区是否会与 Weston 在合成器稍后启动时发生冲突。 请分享在 i.MX8QXP 平台上实现早期显示输出的推荐方法。 Re: Support for Direct Framebuffer Write to Display on i.MX8QXP 你好@Ram2 希望你一切都好。 1. 是否支持 /dev/fb0 (fbdev)？ 不，i.MX 8 本身并不支持。NXP i.MX Linux 参考手册在第 6.2.2 章“帧缓冲区”中明确指出： 帧缓冲区驱动程序支持 i.MX 6 和 i.MX 7，但不支持 i.MX 8。 2. 无需 Weston 即可直接访问 DRM/KMS 是的，这是正确且有依据的方法。 在 i.MX 8 上，Weston 使用 DRM 后端，这意味着当应用程序直接访问 DRM/KMS 时，Weston 不能运行。 您可以参阅UG10163的 7.3.10.7 章 cam 测试应用。 3. NXP 参考应用/示例代码 您可以查看 SDK_2_9_0_MEK-MIMX8QX\boards\mekmimx8qx\driver_examples\dpu\character 示例。从MCUXpresso SDK下载。 4. 内核配置、设备树和显示驱动程序设置 内核配置（在 imx_v8_defconfig 中）： CONFIG_DRM=y # DRM framework CONFIG_DRM_IMX=y # i.MX DPU DRM driver (drivers/gpu/drm/imx) CONFIG_DRM_IMX_DPU=y # DPU-specific DRM module CONFIG_DRM_IMX_MIPI_DSI_NORTHWEST=y # MIPI DSI (for OLED panel support) CONFIG_DRM_IMX_LDB=y # LVDS Display Bridge 请看表10。RN00210的内核和设备树配置，在视频显示部分。 5. 与韦斯顿的冲突（稍后开始） 是的，存在冲突。 由于早期启动的 DRM/KMS 应用程序和 Weston 都争夺 /dev/dri/card0 的独占控制权，因此早期应用程序必须在 Weston 启动之前释放 DRM 主设备。 您可以尝试通过 U-Boot 徽标进行显示。U-Boot 支持通过 DRM/simplefb 渲染的 BMP 图像。这样就完全避免了 Linux 层冲突，并能尽早生成启动画面。 顺祝商祺！ 萨拉斯。

S32Gコアリセット こんにちは、NXPさん。 S32G399特定のM7コアの独立リセットを他のコアの通常の動作に影響を与えずにサポートしているのか知りたいです。 Re: S32G Core RESET こんにちは、 @ChuanG 投稿ありがとうございます。 はい、サポートされています。一般的には、M7_1/2/3のオン/オフをM7_0上で動作するアプリケーションで行われます BR チェイン

使用 IMXRT1172 LPSPI EDMA 传输 API 时，DMA IRQ 处理程序在 SPI 传输完成之前被调用。 您好， 我一直在使用 IMXRT1172 上的 SDK (2.16.100) 中的 LPSPI EDMA 传输 API 同时读取和写入 SPI 数据（即在两个大小相同的缓冲区的两个 DMA 通道上进行 TX+RX 传输）。不幸的是，EDMA 回调似乎在传输实际完成之前就被调用了。在回调中，检查 LPSPI 的 SR、FSR 和 RSR 显示，即使 DMA 认为它已完成，SPI 仍然认为它很忙。IEMBF 仍然已设置，TXCOUNT 为 1。 SR = 0x01000100（MBF、WCF） FSR TXCOUNT = 1，RXCOUNT = 0 RSR = 0x00000002 (RXEMPTY, !SOF) 如果我只执行 TX 操作，这在某种程度上是有意义的，因为 SPI 外设可能仍然会输出从 DMA 加载的最后一个字节。因此，在这种情况下，DMA 外设实际上已经完成了将最后一个字节从 RAM 加载到 SPI 数据 TX 寄存器，但 SPI 仍然需要做一些工作才能将其发送出去。 但是，当同时执行 TX 和 RX 时，我原本预期如果 TXCOUNT 为 1，那么 RXCOUNT 也应该为 1。也就是说，在所有 TX 数据时钟输出完毕之前，DMA 不应该完成 RX，因为最后一个字节需要通过 DMA 从 SPI RX 数据寄存器传输到 RAM 中，而这只会在传输的最后一个时钟周期发生。 这真的是个问题吗？ 如果是这样，是用SDK实现的吗？还是用硬件IP实现的？ 我希望能够在 DMA 回调中检查 LPSPI SR，以确定是否存在任何 SPI 错误。 谢谢！ -m Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done 嗨@nxp16 ， 非常感谢您对我们产品的关注以及对我们社区的使用。 DMA 完成和 SPI 总线完成是两个不同的概念。 eDMA 回调表明 DMA 引擎已完成在内存和 LPSPI FIFO/寄存器路径之间移动配置的字节数。这并不一定意味着 LPSPI 总线状态机已经完成最后一帧或返回空闲状态。 对于 LPSPI 总线完成情况，请检查 SR[TCF] 或等待 SR[MBF] 清除。 mayliu1_0-1784876065178.png mayliu1_1-1784876092476.png 希望对你有帮助 顺祝商祺！ 5月 Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done 是的，但在 TX/RX 传输中，我预期 DMA 完成后 TX_COUNT 和 RX_COUNT 都应为零。也就是说，RX DMA 不可能在最后一个 SPI 时钟之前完成，因为 SPI 外设要到那时才会将数据的最后一位移入 RX FIFO，而 DMA 要到最后一位移入 RX FIFO 后才能将最后一个字节复制到 RAM 中。因此，在这种情况下，TX 和 RX 都应该在 DMA 完成之前完成。如果只是 TX 传输，那么是的，DMA 可能在 SPI 完成之前完成，TX_COUNT 仍然可能为 1。 谢谢！ -m Re: Using IMXRT1172 LPSPI EDMA transfer API, DMA IRQ handler called before SPI transfer is done 嗨@Mike_M3 ， 感谢您的反馈。 你的观点对于 RX 数据路径是有效的：一旦 RX EDMA 通道完成，预期的 RX 数据就已经被移动到 RAM 中。然而，这仍然与 LPSPI 总线完成不同。 TXCOUNT/RXCOUNT 是先进先出 (FIFO) 占用指示符。RXCOUNT=0 表示 RX FIFO 已被 DMA 清空，而 TXCOUNT=1 可能仍然表示发送/命令 FIFO 中有一个待处理的条目。在 LPSPI 中，发送 FIFO 也用于命令/TCR 条目，因此 TXCOUNT 不仅仅是 RX 完成的镜像。MBF=1 表示 LPSPI 总线状态机尚未完全恢复到空闲状态。 因此，我不会使用 TXCOUNT/RXCOUNT 相等作为转账完成的条件。对于 LPSPI 总线完成条件，请改用 SR[TCF]=1 或 SR[MBF]=0。如果更倾向于基于中断的指示，请启用 kLPSPI_TransferCompleteInterruptEnable，并将 EDMA 回调仅保留为 DMA 完成指示。 顺祝商祺！ 5月

将开发板 PCB 导入 Altium 我们的团队正在使用 S32K148-Q176 评估板 RevB。我们正在设计一个与评估板连接的板，并试图获得该板的模型以帮助我们完成这项工作。从您的网站下载时，文件将保存为 BRD 文件。我们这里使用的是 Altium，所以无法导入该文件。你们的工程团队能否将 .BRD 文件转换为 ASCII .alg 文件？文件，还是 Altium 可以导入的其他文件格式？ Re: Getting a Dev Board PCB imported to Altium 嗨@rollypoli 遗憾的是，我没有办法将 Allegro BRD 数据库转换为 Altium 格式。 对于过去类似的请求，我通常建议使用免费的 Cadence Allegro 查看器。Cadence 提供了一个免费的查看器，可以打开 BRD 文件，并允许您直接检查 PCB 数据库。 使用查看器中提供的测量和检查工具，您应该能够准确地确定连接器、安装孔和其他机械特征的位置和间距。通常情况下，这样做足以在您自己的 Altium 设计中复制电路板轮廓和连接器位置，从而使新的 PCB 在机械上与原电路板保持兼容。 您可以从以下网址下载免费的 Cadence 查看器： https://www.cadence.com/en_US/home/tools/pcb-design-and-analysis/allegro-downloads-start.html 虽然这不如拥有原生 Altium 设计文件方便，但对于需要参考 Allegro PCB 布局并在其他 CAD 工具中重新创建相关机械尺寸的客户来说，这种方法效果很好。 此致， Lukas Re: Getting a Dev Board PCB imported to Altium 您能否将其从 .brd 文件转换为 .alg 文件？(ascII) allegro 文件？ 我会看看观众。 Re: Getting a Dev Board PCB imported to Altium 抱歉，我没有这样的机会。