pn7161 and mobiles phone Hi am I need a third-party application (such as an NFC app from the Play Store) to enable peer-to-peer communication on Android. or IPHONE   or if i have third party application i cant use p2p on all phones  Re: pn7161 and mobiles phone Hello @user_ahmed  you can let PN7160 work on HCE mode, and in this case, install some application on android mobile or iphone, like TagInfo/TagWriter, to read and write PN7160 Re: pn7161 and mobiles phone even i use  mobile application to read or write nfc  not work in peer to peer mode after android 12  or iphone ? Re: pn7161 and mobiles phone Hello @user_ahmed  PN7160 supports P2P feature between the two PN7160 devices, does not support  P2P feature between PN7160 and Android, because P2P feature has been removed onwards Android 12.

SDMA2/3 not processing buffer descriptors, while SDM1 works fine Dear Support, I am working on a imx8mm SoC in a bare-metal environment. My goal is to use SDMA2 with SAI2 RX. Firstly, I have started with SDMA1 and UART1 TX. Once I succeeded, I have migrated to SDMA2 (SDMA2/3 is dedicated for SAI) and failed early in SDMA2 setup process. I have prepared the following scenario to recreate the issue: 1. Prepare channel contexts, channel control blocks, buffer descriptors in ARM RAM. 2. Enable SDMAx clock: - SDMA1: run AHB from PLL1/6 resulting in 133 MHz, ungate CCGR=58 - SDMA2: run AUDIO_AHB from PLL1/2. resulting in 400 MHz, ungate CCGR=59 3. Setup SDMA registers (MC0PTR, DSPOVR, EVTOVR, HOSTOVR, CONFIG, CHNENBL, CHENPRI, CHN0ADDR, INTRMASK) 4. Setup a buffer_descriptor_0 for Channel0 to load ChannelN context into SDMA RAM (using SETCTX bootscript command) 5. Write to HSTART SDMA register to trigger Channel0 context loading 6. Busy-wait for STOP_STAT register to have bit0 cleared 7. Observe buffer_descriptor_0 DONE bit - it shall be cleared (signalling that SDMA finalized processing the buffer) 8. Proceed with peripheral interaction etc. The step (7) fails on SDMA2 - DONE bit is never cleared, so any subsequent operation on SDMA2 does not make sense (as context is not set - I have tried other commands like GETDM as well with same result). Setting INTERRUPT bit also does not cause the interrupt to occur, further confirming there is something wrong with SDMA2 buffer descriptor processing. I observe STOP_STAT to go from 0x1 to 0x0, which implies that channel0 starts, but for some reason skips buffer_descriptor_0, apparently. Conclusion is that the basic SDMA usage scenario described above works for SDMA1, but does not work for SDMA2 (also does not work for SDMA3). Question: is there any SDMA2/SDMA3-specific configuration that lack of would result in such regression when compared to SDMA1 ? Best regards i.MX 8M | i.MX 8M Mini | i.MX 8M Nano Re: SDMA2/3 not processing buffer descriptors, while SDM1 works fine HI @jkastelik  For SDMA2/3 configuration,  I would suggest you refer to SAI sdma_transfer demo.   You can see how SDMA2 is initialized in this demo. SDK_25_06_00_EVK-MIMX8MM\boards\evkmimx8mm\driver_examples\sai\sdma_transfer You can download the SDK from  https://mcuxpresso.nxp.com/ Regards Daniel

SDMA2/3はバッファ記述子をプロセッシングできませんが、SDM1は正常に動作します。 サポートの皆様、 私はベアメタル環境で imx8mm SoC に取り組んでいます。私の目標は、SAI2 RXでSDMA2を使用することです。まず、SDMA1 と UART1 TX から始めました。一度成功した後、SDMA2 (SDMA2/3 は SAI 専用) に移行しましたが、SDMA2 のセットアップ プロセスの初期段階で失敗しました。 問題を再現するために、次のシナリオを用意しました。 1. ARM RAM にチャネル コンテキスト、チャネル制御ブロック、バッファ記述子を準備します。 2. SDMAxクロックを有効にする: - SDMA1: PLL1/6からAHBを実行して133 MHz、ゲートなしCCGR=58を実現 - SDMA2: PLL1/2 から AUDIO_AHB を実行します。結果として400 MHz、アンゲートCCGR=59 3. SDMA レジスタの設定 (MC0PTR、DSPOVR、EVTOVR、HOSTOVR、CONFIG、CHNENBL、CHENPRI、CHN0ADDR、INTRMASK) 4. Channel0 の buffer_descriptor_0 を設定し、ChannelN のコンテキストを SDMA RAM にロードします (SETCTX ブートスクリプト コマンドを使用) 5. HSTART SDMAレジスタに書き込み、チャネル0のコンテキストのロードをトリガーする 6. STOP_STATレジスタのビット0がクリアされるまでビジー待機する 7. buffer_descriptor_0のDONEビットを観察します - このビットはクリアされる必要があります（SDMAがバッファのプロセッシングを完了したことを示します） 8. ペリフェラルインタラクションなどを進めます。 ステップ(7) はSDMA2 で失敗します - DONE ビットはクリアされないSO、SDMA2 での後続の操作は意味がありません (コンテキストが設定されていないため - GETDM などの他のコマンドも試しましたが、結果は同じでした)。INTERRUPT ビットを設定しても割り込みは発生しないため、SDMA2 バッファ記述子のプロセッシングに問題があることがさらに確認できます。STOP_STAT が 0x1 から 0x0 に変わるのを観察しました。これは、channel0 が開始されることを意味しますが、何らかの理由で buffer_descriptor_0 をスキップするようです。 結論として、上記の基本的な SDMA 使用シナリオは SDMA1 では機能しますが、SDMA2 では機能しません (SDMA3 でも機能しません)。 質問: SDMA1 と比較した場合、SDMA2/SDMA3 固有の構成が欠如していると、このような退行が生じるのでしょうか? よろしくお願いいたします。 i.MX 8M | i.MX 8M ミニ | i.MX 8M ナノ Re: SDMA2/3 not processing buffer descriptors, while SDM1 works fine こんにちは@jkastelik SDMA2/3 構成については、SAI sdma_transfer デモを参照することをお勧めします。このデモでは、SDMA2 がどのように初期化されるかを確認できます。 SDK_25_06_00_EVK-MIMX8MM\ボード\evkmimx8mm\ドライバ_examples\sai\sdma_transfer SDKは以下からダウンロードできます。 https://mcuxpresso.nxp.com/ よろしくお願いします。 ダニエル

S32K3 RTDを使用したLVDに関する質問 こんにちはチーム S32K3 RTD を使用した LVD について 1 つ質問してもよろしいでしょうか? S32K3 LVD ISR の例を添付しました。 このプロジェクトを使用して HVDD_A の電圧を低くすると、以下のように ISR が発生します。 レジスターは LVD5AD: 以下に表示され、LVD5AF: が変更されました。 終了コールバック後、LVD5AF はクリアされます。しかし、クリアのコードは見つかりませんでした。 質問させてください。コールバック後の「LVD フラグのクリア」のコードはどれですか? テストの場合、添付のコードには「while」が含まれているため、PC を以下のように変更する必要があります。 ありがとう。 RTD S32DS Re: Question of LVD with S32K3 RTD こんにちは@Luke_Chun 、 お話ししたとおり、これらのステートメントは LVD5AF フラグをクリアします。 よろしくお願いいたします。 ダン

S32GにおけるCortex-A53ロックステップの初期化の詳細な手順 こんにちは、専門家 A53コアロックステップの初期化手順は最近お客様（Boach）によって注目されており、Markusと私は5.3.8章をチェックしました。Cortex-A53/GIC500 の S32G RM のロックステップ操作について、説明が明確でなく、十分に完了していないことがわかりました。たとえば、RM セクションではレジスタのリストのみを試みており、必要な初期化の順序が指定されていません。私の知る限り、S32G BSP は Cortex-A53 ロック ステップ デモをリリースします。しかし、ユーザーマニュアルにも初期化の詳細な順序は指定されていませんでした。 Cortex-A53 ロックステップの初期化手順を明確にするための短いガイドを提供していただけますか? Linux BSP 優先度: 中 Re: The detailed order of initialization for Cortex-A53 lockstep in S32G Linux BSP ユーザーマニュアルリファレンスS32G3_LinuxBSP_43.0_User_Manual.pdf 第 6 章「ロックステップ操作」およびセクション 6.1「イネーブルメントフロー」を参照してください。このセクションでは、ロックステップ操作に必要な高レベルの手順とレジスタの同期について説明します。要点: ブート コアは M7_0 である必要があります (「ブート ターゲットとして M7 を使用してイメージをビルディングする」を参照)。M7_0 は、A53 を開始する前に A53 ロックステップを有効にする役割を担います。 A53_0 が開始され、イネーブルメントフローで説明されているように必要なレジスタがリセットされます。これは ARM Trusted Firmware (EL3) で処理されます。 Linux の場合、正しいクラスター/コアの数を反映するようにデバイス ツリーを更新する必要があります。これは、デバイス ツリー修正メカニズムを介して U-Boot で自動的に実行されます。 ロックステップ クラスターとそのコアは、Linux カーネルに渡されるデバイス ツリーから削除されるSO、手動での構成は必要ありません。システムは、M7 ソフトウェアによって設定された GPR ビットに基づいてロックステップ モードを検出します。 ソースコード参照 A53 で実行される必要なロックステップ同期手順。これは、同期する必要があるレジスタをリセットする機能です。RM で指定されているレジスタ以外にも多くのレジスタがあることに注意してください。 https://bitbucket.sw.nxp.com/projects/ALB/repos/arm-trusted-firmware/browse/plat/nxp/s32/s32cc/s32_lowlevel_common.S#108-207 この関数は、コールド ブート (BL2) およびサスペンドからの再開 (BL31) のためにできるだけ早く呼び出されます (アセンブリ コード)。 ロックステップ用の U-Boot デバイス ツリーの修正。これは、ロックステップと派生版（コア数が少ない）の両方に当てはまります。 https://bitbucket.sw.nxp.com/projects/ALB/repos/u-boot/browse/arch/arm/mach-s32/s32-cc/fdt.c#193-254

I2Cマスターが動作しない こんにちは 、 S32K324 で I2C マスターをテストしようとしていますが、動作しません。 実際には、I2C マスターにコネクテッドされた I2C スレーブはありませんが、PTD13 (LPI2C_SDA) または PTD14 (LPI2C_SCL) に遷移は見られず、2 つのピンは常に HIGH です。 添付ファイルのような開始条件が表示されることを期待しています。 そこにプロジェクトが添付されています。 よろしく、フランチェスコ。 Re: I2C master not working こんにちは@francescovicoさん、 私の側では動作します - あなたのコードをテストしました。 あなたの側で機能しない場合は、何が機能しないのかを詳しく説明してください。 転送が呼び出されるときに DBGEN ビットが設定されていることを確認します。 CM7_1 を実行してテストしましたか? 外部プルアップ抵抗を使用していますか? よろしくお願いいたします。 ダニエル Re: I2C master not working こんにちは、ダニエル。 まだうまく動作しません。 よろしく、フランチェスコ。 Re: I2C master not working こんにちは@francescovico 、 Init 関数の後に有効にします。 それ以外の場合、Init 関数はビットをクリアします。 よろしくお願いいたします。 ダニエル NXPが提供するあらゆるサポート、情報、テクノロジー（以下「資料」）は、明示的または黙示的を問わず、いかなる保証もなく現状のまま提供され、NXPは、適用法で認められる最大限の範囲において、資料に関連する直接的および間接的な責任および損害を一切否認します。NXPは、アプリケーションまたは製品設計に関するいかなる支援についても責任を負いません。資料は、NXP製品に関連してのみ使用できます。資料に関してNXPに提供されたフィードバックは、NXPにより制限なく使用できます。 Re: I2C master not working こんにちは、ダニエル。 申し訳ありませんが、 IP_LPI2C_0->MCR |= LPI2C_MCR_DBGEN_MASK; I2Cはまだ動作していません。 プロジェクトを添付しました。 よろしく、フランチェスコ。 Re: I2C master not working こんにちは@francescovicoさん、 CM7_1 が停止すると、MCU はデバッグ モードに入ります。 LPI2C が引き続き機能するようにするには、LPI2C_MCR の DBGEN ビットを設定してデバッグ中の操作を許可するか、CM7_1 を実行したままにします。 BR、ダニエル Re: I2C master not working こんにちは、ダニエル。 ありがとうございます。割り込みを初期化するのを忘れていたのは事実です。 また、割り込みが有効になっていると、I2C は動作しません。 割り込みが有効になっているプロジェクトが添付されています。 他に何か提案はありますか？ よろしくお願いします。 Re: I2C master not working こんにちは、フランチェスコさん。 コードをテストしていませんが、LPI2C 割り込みが有効になっていないことがわかります。 LPI2C0_Master_Slave_IRQHandler を使用して IntCtrl_Ip ドライバを追加します。 そして、コード内でドライバを初期化します。 よろしくお願いいたします。 ダニエル

Lifecycle Hello, We Need to Verify lifecycle status of these parts " PCA9539RPW/Q900J"  "PCA9539RPWJ" and what is the difference between them? Thanks

MPC5777CのeQADCチャネルをグループ化する eQADC を使用して 4 つのチャネル (ANA14、ANA15、ANA16、ANA17 ピン) に対して単一の ADC 読み取りトリガーを実装する場合。しかし、不必要に ANA レジスタ全体をまとめて読み取りたくないので、これらのチャネルをグループ化し、単一の割り込みをトリガーして、これら 4 つのチャネルのみを読み取り、他のチャネルは読み取らないようにする方法はありますか。 これはMPC5777Cコブラコントローラ用です Re: Grouping together eQADC channels for MPC5777C ここでも複数のオプションがあり、たとえばストリーミング モードを使用したり、複数の CFIFO を使用したりすることができます。それはあなた次第です。 以下をご覧になることをお勧めします: https://community.nxp.com/t5/MPC5xxx-Knowledge-Base/Example-MPC5674F-eQADC-ストリーミングモード-CW210/ta-p/1129358 コマンドのご注文に関する潜在的な問題を理解するために、次の通知にも注意してください。 https://www.nxp.com/docs/en/engineering-bulletin/EB00927.pdf Re: Grouping together eQADC channels for MPC5777C はい、消耗する部分は私には明らかだと思いますが、引き金となる部分の方が心配です。たとえば、特定の 4 つの ADC チャネルのみの読み取りをトリガーしたいとします。どうすればそれがCANでしょうか?たとえば、ADC_A には 40 個のチャネルがありますが、時間を節約するためにトリガーする必要があるのは実際には 4 つのチャネルだけです。これは可能ですか?すべての ADC で読み取りをトリガーする必要がありますか? Re: Grouping together eQADC channels for MPC5777C これらのチャネル専用の特定の RFIFOx を使用し、DMA/割り込みをトリガーしてこの FIFO を空にすることができます。私にとってはもっと簡単な気がします。

S32G: QSPI dummy command inquiry Hi experts, Platform: S32G Module: QSPI In the S32G RM, there is a desription as below. It seems that the dummy command should be sent twice. However, in QSPI reconfiguration bin file we provided, there is only one dummy command . In Fls RTD example, there is also only one dummy command. Do we need to strictly follow our RM to send the dummy command twice? It seems no impact about sending the dummy command only once, since no customer report any issues about it. Thanks for your professional comments in advanced. Best Regards, Leo RTD Re: S32G: QSPI dummy command inquiry Hi @LeoLiAP , As RM mentioned, QuadSPI controller need to set 2 dummy instructions: 2 and N - 2 cycles for latency. But SW team didn't see  any problem when they just used one instruction to communicate with the external memory. From my point of view, you can put this question to HW team to know more detail about it's impact. Best regards, Nhi

MPC5777C プロセッサ用のフラッシュ プログラミング ツールとは何ですか? 現在、MPC5777C プロセッサのフラッシュを直接操作する必要があります。直接操作できるフラッシュツールを教えてください。たとえば、ARM アーキテクチャの場合、フラッシュ ツール S32 Flash Tool 2.3.3 は同じです。どうも ありがとうござい ます 。 Re: What is the flash programming tool for the MPC5777C processor? 解決しました。どうもありがとうございます。 Re: What is the flash programming tool for the MPC5777C processor? こんにちは、 .binを直接ダウンロードする他の方法はありますか？ファイル？ はい、そのような目的にはプログラマー/デバッガーを使用するだけです。 たとえば、PEMicro、Lauterbach など... 通常は、S レコード、ELF を提供しますが、サポートされているバイナリであれば問題ありません。 よろしくお願いいたします。 ピーター Re: What is the flash programming tool for the MPC5777C processor? お返事ありがとうございます。お客様に.binを提供する必要がありますファイル書き込みプログラム。私たちは彼らにソースコードを渡したくありません。ただし、S32DS 2.1 では、コード プロジェクトをコンパイルしてダウンロードする必要があります。.binを直接ダウンロードする他の方法はありますか？ファイル？ 当社には PEmicro Multilink および Cyclone プログラマ ツールがあります。PEmicro Multilink & Cyclone Programmers ツールを使用して .bin をダウンロードする方法ソース コード プロジェクトのないファイルですか? Re: What is the flash programming tool for the MPC5777C processor? こんにちは、 このマイクロをサポートするプログラマーはたくさんいます。 例： 1. ラウターバッハ TRACE32 サポートされているインターフェース: JTAG/OnCE デバッガー パラレルネクサストレース Aurora Nexus（高速シリアル）トレース トレース・トゥ・メモリ（対応デバイス） 特長： マルチコアデバッグ コプロセッサデバッグ（eTPU、GTM、SPT） XCP経由のソフトウェアのみのデバッグ リセットによるデバッグ 広範なトレースフィルタリングとトリガーオプション FLASHプログラミングサポート 2. PLSユニバーサルデバッグエンジン（UDE） 特長： マルチコアデバッグ NXP Power Architecture (MPC57xx) のサポート トレースおよびテストソリューションとの統合 柔軟なエミュレータプラットフォーム 3. PEmicro マルチリンク & Cyclone プログラマ モデル: Multilink Universal および Multilink FX Universal: USB ベースの高速で信頼性の高いデバッグとプログラミング。 Cyclone Universal: スタンドアロンまたは PC 制御のフラッシュ プログラマー。 サポートされている機能: フラッシュおよびEEPROMプログラミング BDMインターフェース経由のデバッグ CodeWarrior、IAR、Keilなどの開発ツールと互換性があります よろしくお願いいたします。 ピーター

imx6q tools Now I'm looking for a toolchain that can compile qt's imx6q in a linux environment, which file should I download? Re: imx6q工具 You have an internal ticket mentioning the same issue. I won't reply here. Just a reminder: use imx-image-full for the example image target of the generated toolchain (executed after bitbake). Regards Harvey

用于连接桥接器的通用 DRM 面板 Mipi dsi 网桥连接在 /sys/class/drm 中完成，显示 edp 网桥。但网桥检测不到面板驱动程序。 我使用的是动态显示器，不知道显示时序。网桥需要获取 edid 数据并使 dsiplay 正常工作。 在 devicetree 中，需要给出哪个通用面板驱动程序兼容属性才能获取 edid 数据并使设备正常工作。 Linux Re: generic DRM PANEL for connecting with bridge 已经寄给你，imx8mp 无法支持任何时序显示

caam_jr、1つのジョブリングのフラッシュに失敗しましたが、その他は正常です こんにちは、コミュニティの皆様 Linux の起動中に表示されるエラーを調査しています。つまり、4 つのジョブ リングのうち 1 つが正しく初期化されていないようです。 caam_jr 1730000.jr:ジョブリング2のフラッシュに失敗しました caam_jr: 1730000.jr のプローブがエラー -5 で失敗しました SO far, 他の 3 つのジョブ リングは正常に動作しているようです。 U-Boot では、4 番目のジョブ リングが正常に予約されています。 SEC0: RNGインスタンス化 Linux では、最初のジョブ リングと 2 番目のジョブ リングに関するエラー メッセージは表示されません。 openssl は正常に動作し、暗号化関数を呼び出すと IRQ の数が増加していることがわかります。 すでにこのようなエラーに遭遇した人はいますか、または調査の方向性を教えてくれますか? コンテクスト： LS1043aを搭載したカスタムボード。 信頼できるファームウェア ARM バージョン 1.5 u-boot 2022.07 Linuxカーネル6.1.128 デビアン 12 Re: caam_jr, 1 job ring failed flush, the others are fine 短いフォローアップ: Linux dtbでjr 2を無効にしました 「 + &crypto { + sec_jr2: jr@30000 { + ステータス = "無効"; + }; + }; 「 ブート ログにエラー メッセージが表示されなくなりました。 「 [ 16.248317] caamアルゴリズムが/proc/cryptoに登録されました [ 16.734816] caam 1700000.crypto:/proc/cryptoに登録されたcaam pkcアルゴリズム [ 16.734841] caam 1700000.crypto:rng-caamの登録 [ 16.735105] alg: stdrng のテストはありません (prng-caam) [ 16.735134] caam 1700000.crypto:rng crypto API alg が登録された prng-caam 「 問題は解決しました。サポートありがとうございます。 Re: caam_jr, 1 job ring failed flush, the others are fine JR ICIDR_MS レジスタの TZ ビットが設定されています。 15 TZ TrustZone セキュアワールド。このビットは、TrustZone SecureWorld (つまり、ns=0 のバス トランザクション) によってのみ書き込むCAN。TZ=1 の場合、このジョブ リングは TrustZone SecureWorld によって所有され、SDID フィールドはすべて 0 に強制されます。TZ=0 の場合、このジョブ リングは非 SecureWorld によって所有され、SDID フィールドは書き込み可能です。 つまり、JR はセキュア ワールド (OPTEE) 用に予約されており、非セキュア ワールドではCAN使用できません。 Re: caam_jr, 1 job ring failed flush, the others are fine こんにちは、イーピンワンさん 素早い回答ありがとうございます。 OPTEE を維持したいのですが、OPTEE の機能性を損なうことなく、Linux DTB (のみ) で JR2 を「非アクティブ化」と記述できますか? この解決策はすでにテスト済みで、エラー メッセージは表示されなくなりましたが、システムに影響がないことを確認したいと思います。 確認できますか？ Re: caam_jr, 1 job ring failed flush, the others are fine JR2 は OPTEE によって予約されているため、初期化に失敗します。したがって、OPTEE なしで fip.bin をビルディングすると、問題なく動作するはずです。

S32G - Linux BSP (Cortex-A53) の最新バージョンと履歴が表示されないのはなぜですか？ 最新のS32G3 BSPが表示されないのはなぜですか？ここで表示されるS32G3 BSPは最大でBSP35バージョンです。 Re: Why can't I see the latest version and history of S32G - Linux BSP (Cortex-A53) こんにちは、 @SandalWood ご投稿ありがとうございます。 最新バージョンのBSPを入手するには、次の方法を試すことをお勧めします。 1. https://www.nxp.com/app-autopackagemgr/automotive-software-package-manager:AUTO-SW-PACKAGE-MANAGERにアクセスします。 2. 最新のBSPの承認を申請する 承認されると、アカウントに正しいバージョンの BSP が表示されます。 BR チェイン

S32K344 I2C 发送地址失败---25/9/2 现在我使用 S32K3 小型 EVB-T172 板和 I2C 作为主机。我想发送一个 50 的地址信号，但通过逻辑分析仪，我发现发送的信号是 0。 谁能帮我分析一下大概的问题？ Re: S32K344 I2C send address fail--25/9/2 你好@haolin 你能否分享一下你是如何配置从属设备的？另外，您使用的是热电阻吗？如果是，我建议查看 RTD 软件包中提供的示例代码，以确保没有缺失的配置。 Re: S32K344 I2C send address fail--25/9/2 我可以看到 I2C1 发送应答信号，但 SSR->RDF 位仍未设置，不知道为什么？ Re: S32K344 I2C send address fail--25/9/2 你好@VaneB，感谢您的回复。现在我可以从机器上接收地址了。我目前使用两个硬件 I2C 进行通信，I2C0 作为主机负责发送，I2C1 作为从机负责接收。现在，I2C1 可以接收 I2C0 发送的地址信号，但 I2C1 无法接收 I2C0 之后发送的数据。我认为逻辑分析器可以捕获 I2C0 发出的信号。这里有什么配置需要注意的吗？ Re: S32K344 I2C send address fail--25/9/2 你好@haolin 通过 MTDR 寄存器发送命令和数据的典型格式是 LPI2Cn->MTDR = (CMD << 8) | DATA; 根据您提供的信息，您打算传输一个带有地址的 START 条件。在这种情况下，CMD = 0x4，DATA = 0x20。但是，需要注意的是，DATA 是一个 7 位地址，读/写 (R/W) 位是最低有效位 (LSB)。格式应为 LPI2Cn->MTDR = (CMD << 8) | ((address << 1) | 0); // For write operation LPI2Cn->MTDR = (CMD << 8) | ((address << 1) | 1); // For read operation 请确保正确移位地址，并根据预期操作正确设置 R/W 位。 BR、VaneB Re: S32K344 I2C send address fail--25/9/2 我写入 MTDR 注册表时，cmd 为 0x4，数据为 0x20，但我也发现信号地址为 0。

Why can't I see the latest version and history of S32G - Linux BSP (Cortex-A53) Why can't I see the latest S32G3 BSP ?The S32G3 BSP I see here is at most BSP35 version Re: Why can't I see the latest version and history of S32G - Linux BSP (Cortex-A53) Hello, @SandalWood  Thanks for your post. I suggest trying the following way for obtaining the latest version BSP 1. Access the https://www.nxp.com/app-autopackagemgr/automotive-software-package-manager:AUTO-SW-PACKAGE-MANAGER 2. To apply for the approval for the latest BSP Once it is approved, then you may find the correct version BSP in your account. BR Chenyin

LIN communication using LLCE firmware on the M7 core Dear NXP Support Team, I am currently working with the S32G-VNP-RDB3 board and exploring LIN communication using the LLCE firmware on the M7 core.  I would like to request an example or reference project that demonstrates how NXP has validated LIN communication in this configuration. Regards, Vijaya Re: LIN communication using LLCE firmware on the M7 core hi,A_VIJAYA7 Thank you for contacting us. I noticed that you submitted the same ticket. I will support you in another ticket. BR Joey

Using Segger J-Link with the IMX8MPLUS EVK I currently have the IMX8M Plus EVK, along with the J-Link Plus Compact. I am trying to connect to the EVK using JTAG. I am trying to connect to either the M7 core or the A53 core. However, I keep getting the same type of errors. Either 'Supply Voltage too low', or 'TDO is constantly high'. I have tried selecting different devices to connect to the EVK using J-Link Commander. The devices I have used are 'MIMX8ML8_M7' or 'MIMX8ML8_A53_*' and then any of the available cores. The DIP switches are set to Serial Download. I am wondering if there is something specific we need to change, or do as a prerequisite to get the connection to work properly. We have found different guides, but they all seem to assume that the connection is already established.  i.MX 8 Family | i.MX 8QuadMax (8QM) | 8QuadPlus Re: Using Segger J-Link with the IMX8MPLUS EVK Hi @Manuel_Salas , I have followed that tutorial but it still does not seem to connect properly and I get the errors as I have mentioned beforw. Do you know of any parts that people often get stuck with that I might have overlooked? Thanks in advance! Re: Using Segger J-Link with the IMX8MPLUS EVK Hello @dylanrd  I hope you are doing very well. Have you tried with the AN14120? There is explained the connection and integration with VSCode. Also, you can take a look to this community post about the connection. Best regards, Salas.

NVM Service Status "Dead" After Migration to NXP Linux Package 25.Q2 6.6 Dear NXP, After migrating to the NXP Linux Package 25.Q2 6.6 , we have observed that the NVM service status is "dead" following startup attempts as below screenshot Could you please advise on possible causes for the NVM service failing to run, and provide any troubleshooting steps or documentation relevant to this issue in the NXP Linux Package 25.Q2 6.6? Thank you for your assistance. Security Re: NVM Service Status "Dead" After Migration to NXP Linux Package 25.Q2 6.6 Hi @fawaz! Thanks for the update! It looks like you already have an active thread in a private community. Since the i.MX95 is not yet available to all customers, support for it is being handled through a specialized channel. Your case will continue through the original post to ensure consistency and proper follow up. If you haven’t received a response there, I’ll escalate it to help move things forward. Best regards, Chavira Re: NVM Service Status "Dead" After Migration to NXP Linux Package 25.Q2 6.6 Dear  @Chavira  We are using BSP version 6.6.52 on the chm-imx95-evk board, with an imx95 (aarch64) processor. The Linux version is 6.6.52-lts-next-g57d80ee0fb86-dirty.  Rev.A CHM board To reproduce the issue: 1) Boot the board with the mentioned BSP and Linux version. 2) Attempt to start the NVM service. 3) Observe that the NVM service status is "dead" Thank You..! Re: NVM Service Status "Dead" After Migration to NXP Linux Package 25.Q2 6.6 Hi @fawaz, Thank you for reaching out to NXP Support! To assist you more effectively, could you please confirm the following details: Are you using BSP version 6.6.36 or 6.6.52? What processor are you working with? What is the board you are using? Could you describe the steps you are following to reproduce the issue on your side? This will help me replicate it accurately. Best regards, Chavira

FreeRTOS Application Testing Procedure Need to validate the FreeRTOS using below source in imx93 custom board. https://mcuxpresso.nxp.com/dashboard Kindly share the application testing document for validating FreeRTOS. Re: FreeRTOS Application Testing Procedure Hello @Esakkiammal    I hope you are doing very well.   Inside of the SDK folder, you will find a folder called freertos_exmaples:   linux@machine:~/SDK_25_03_00_MCIMX93-EVK/boards/mcimx93evk/freertos_examples$ ls freertos_event freertos_generic freertos_hello freertos_mutex freertos_queue freertos_sem freertos_sem_static freertos_swtimer linux@machine:~/SDKs/SDK_25_03_00_MCIMX93-EVK/boards/mcimx93evk/freertos_examples$   You can compile any example with gcc tool from arm. In my case I am using the arm-gnu-toolchain-13.3.rel1-x86_64-arm-none-eabi.   You can Download the tool, and then export an environment variable for compile:   $ export ARMGCC_DIR=~/cortex-m-toolchain/arm-gnu-toolchain-13.3.rel1-x86_64-arm-none-eabi   Then, go to the project you want to compile, for example "freertos_hello". Inside of the directory, you will find another one with name "armgcc". There are the necessary scripts to compile the project:   #Inside of "armgcc" directory $ ./build_release.sh $ cd release $ ls freertos_hello.bin freertos_hello_cm33.elf     Now you can load the examples to the board.   Best regards, Salas.