如果我使用的是树莓派 Pico 2W，如何在 Arduino IDE 中查看 Serial.prints 的输出？ 我花了很多时间试图弄明白这件事，但最终一无所获。我尝试运行一个简单的代码，让内置 LED 闪烁，同时在 Serial.print 中打印“hello”。LED 指示灯闪烁，但 pico 没有在串口监视器中输出任何内容。我发现 pico 在上传后会断开连接，然后重新连接，但连接的是不同的端口。我猜我的板是从 COM 5/4 重新连接到 COM 11，但是如果我尝试进入“工具”->“端口”->“COM 11”，LED 指示灯停止闪烁，IDE 显示错误信息，我的笔记本电脑发出类似板断开连接又重新连接的声音。我能做些什么吗？我考虑过从 Arduino IDE 切换到 VS Code，但是没有关于如何在 Windows 上进行切换的教程，而 GPT 也没有教会我太多东西。 Kinetis W系列MCU

How can I see the Serial.prints in Arduino IDE if I am using a raspberry pi pico 2w? I spent a lot of hours trying to figure this out and I didn't manage to do anything. I tried to run a simple code that makes the built in LED blink while also writing "hello" at Serial.print. The LED blinks, but the pico does't print anything in the serial monitor. I found out the pico disconnects after the upload and then reconnects again, but on a different port. I guess mine reconnects from com 5/4 to com 11 but if I try to go to Tools -> Port -> COM 11 the LED stops blinking, the IDE shows me an error message and my laptop makes the sound as if the board was disconnected and connected again. Is there something I can do about this? I took into consideration switching from arduino ide to vs code, but there are no tutorials on how to do that for windows and GPT didn't teach me much. Kinetis W Series MCUs

i.MX8DXL EVK (J20) の TAMPER_OUT0/TAMPER_IN4 アクティブタンパーループ用の正しい snvs_cfg 値 こんにちは、 U-Boot を介して、i.MX8DXL EVK (MCIMX8DXL-WEVK) 上の外部アクティブタンパーループを検証しています。 基板の回路図から、J20（TAMPERヘッダー、1x3）の配線が以下のようになっていることを確認しました。 - ピン 1 = TAMPER_IN4 (ネット SNVS.TAMPER_IN4、ボール AJ13) - ピン2 = GND - ピン3 = TAMPER_OUT0 (ネットSNVS.TAMPER_OUT0、ボールAP22) これらは専用のSNVSピンであり、TAMPER_OUT1-4/IN0-3のようにSAI2/SAI3と共有されていません。 使用可能な U-Boot コマンド: tamper_pin_cfg、snvs_cfg (サブレジスタ hp.lock、hp.secvio_intcfg、hp.secvio_ctl、lp.lock、lp.secvio_ctl、lp.tamper_filt_cfg、lp.tamper_det_cfg、lp.tamper_det_cfg2、lp.tamper_filt1_cfg、lp.tamper_filt2_cfg、lp.act_tamper1_cfg ～ lp.act_tamper5_cfg、lp.act_tamper_ctl、lp.act_tamper_clk_ctl、lp.act_tamper_routing_ctl1、lp.act_tamper_routing_ctl2 を含む)、snvs_sec_status、snvs_clear_status。 TAMPER_OUT0/TAMPER_IN4はアクティブなタンパーペアを形成するため、私の質問は次のとおりです。 1. どのlp.act_tamperN_cfgチャネル(1-5)がTAMPER_OUT0に対応しているか? 2. lp.act_tamper_routing_ctl1/routing_ctl2ルートTAMPER_OUT0のパターンの値をTAMPER_IN4と比較してチェックする価値は? 3. このチャネルのパターンクロックを可能にするlp.act_tamper_clk_ctlの値は何? 4. このチャネルのアクティブ改ざん検出を可能にするグローバルなlp.act_tamper_ctl価値は何でしょうか? 目標：J20ピン1～3間のジャンパーを閉じるとsnvs_sec_statusでセキュアと表示され、ジャンパーを開くと違反が発生するようにする。 ハードウェア上でいくつかの値を試しました（ルーティング4、5、10、さまざまなクロック/検出器設定）が、すべてSECOファームウェアによって拒否されるか（エラーres:9 / SC_ERR_PARM）、物理的にループを切り替えたときにsnvs_sec_statusのSNVS a4(1)（LPTDSR）レジスタに目に見える変化がないまま受け入れられました。 i.MX8DXLにおける外部アクティブタンパー検証に関するリファレンステスト手順またはアプリケーションノートはありますか？ よろしくお願いします！ Re: Correct snvs_cfg values for TAMPER_OUT0/TAMPER_IN4 active tamper loop on i.MX8DXL EVK (J20) こんにちは、 1. lp.act_tamper1_cfg は TAMPER_OUT0 を駆動します。 2. i.MX8DXL SNVSは、5つのアクティブタンパー（AT）出力ソースと最大8つの外部タンパー（ET）入力検出器を備えています。 この設定を使用してください。 lp.act_tamper_routing_ctl1 = 0x00010000 # ET5 (TAMPER_IN4) から AT1 (TAMPER_OUT0) へ lp.act_tamper_routing_ctl2 = 0x00000000 # ET6-ET8 は使用されていません 3. その値はクロック分周器を変更します。最大周波数設定には0x00を使用してください。 lp.act_tamper_clk_ctl = 0x00000000 4. lp.act_tamper_ctl = 0x00010001 を使用します。 ビット0：AT1ENはAT1 LFSRパターンジェネレーターを有効化します。 ビット16：AT1_OUT_ENがTAMPER_OUT0パッドをAT1パターンで駆動する このプロセッサに関するアプリケーションノートはありませんが、i.MX7から参照として利用できます。 /* Config ET5 (pin in et4) <-> (pin out et5) AT 1 * /* reset */ write32(0, &svregs->lp.act_tamper_clk_ctl); write32(0, &svregs->lp.act_tamper_ctl); write32(0, &svregs->lp.tamper_det_cfg); write32(0, &svregs->lp.tamper_det_cfg2) /* Deault value for LFSR */ write32(0x84000000 | 0x00001111, &svregs->lp.act_tamper1_cfg) /* Set the clock at max freq */ write32(0x00000000, &svregs->lp.act_tamper_clk_ctl); /* ET5 (pin et4) takes ref from AT1 (pin et5) */ write32(0x00010000, &svregs->lp.act_tamper_routing_ctl1); write32(0x0, &svregs->lp.act_tamper_routing_ctl2) /* activate out pad of AT1 and enable it, AT1 output on pin et5 */ write32(0x00010000 | 0x00000001, &svregs->lp.act_tamper_ctl) /* Configuring IRQs and secviols */ write32(0x8000003f, &svregs->hp.secvio_intcfg); write32(0x4000003f, &svregs->hp.secvio_ctl); write32(0x0000003f, &svregs->lp.secvio_ctl) /* Activating detector for ET5 */ write32(0x00000000, &svregs->lp.tamper_det_cfg); write32(0x00000004, &svregs->lp.tamper_det_cfg2); よろしくお願いいたします。 Re: Correct snvs_cfg values for TAMPER_OUT0/TAMPER_IN4 active tamper loop on i.MX8DXL EVK (J20) 設定していただきありがとうございます。電源を入れた直後に正確に適用しました。 snvs_dgo_cfg 0 0 20000000 0 80000000 0 snvs_cfg 0 8000003f 4000003f 0 3f 0 0 4 0 0 84001111 0 0 0 0 10001 0 10000 0 読み戻しはあなたの値と一致します: SNVS e8(2) = 00010000 00000000、SNVS 48(2) = 00000000 00000004、SNVS e0 = 00010001、DGO 20 = 20000000、DGO 40 = 80000000。 結果: LPTDSR (SNVS a4) = 00000004 (ET5D セット)。ジャンパーなしでも、J20ピン1(TAMPER_IN4)とピン3(TAMPER_OUT0)の間に絶縁ジャンパー接続した場合も、どちらも00000004読み取ります。snvs_clear_status 107ff ff の後も 00000004 のままです。つまり、ループを開いた状態で検出は主張しますが、ループを閉じているとクリーンな0000000状態は一度も得られません。 質問: 1.このEVKのTAMPER_OUT0 / TAMPER_IN4ループでは、ワイヤードジャンパーループの場合、パッドまたはプル設定（例えばDGO tamper_pull_ctl）や、異なるact_tamper_clk_ctl値が必要ですか？ 2. 改ざん状態がまだ存在する間に、snvs_clear_statusはLPTDSRをクリアすることが期待されていますか？ 3. ループが閉じていると認識されるために、他に何か設定が必要ですか？ 再度、感謝します。

Raspberry Pi Pico 2Wを使っている場合、Arduino IDEでSerial.printsを見るにはどうすればいいですか? 何時間もかけて解決しようと試みましたが、結局何もできませんでした。内蔵LEDを点滅させながら、Serial.printに「hello」と書き込む簡単なコードを実行してみました。LEDは点滅するが、ピコはシリアルモニターに何も出力しない。アップロード後にピコが切断され、その後別のポートで再接続されることが分かりました。私のはcom 5/4からcom 11に再接続されるようですが、Tools -> Port -> COM11に行こうとするとLEDが点滅し、IDEにエラーメッセージが表示され、ノートPCは基板が外されて再接続されたかのような音を出します。これについて何かできることはありますか?Arduino IDEからVS Codeに切り替えることも考えましたが、Windows用のチュートリアルがなく、GPTもあまり教えてくれませんでした。 Kinetis Wシリーズ・マイクロコントローラ

Inquiry on PCF2123TS-1,118 Appearance Variation Dear NXP team: During incoming inspection of two reels of PCF2123TS-1,118 chips, we discovered two different appearance types: Type 1: Glossy surface, smaller pin 1 indicator; glossy and slightly curved side texture. Type 2: Rough surface, larger pin 1 indicator; rough and straight side texture. Are these differences normal? We look forward to your reply. Thank you! Sincerely, Ms. Liu

Inquiry on PCF2123TS-1,118 Appearance Variation 尊敬的恩智浦团队：在对两卷PCF2123TS-1,118芯片进行来料检验时，我们发现了两种不同的外观类型：类型1：表面光亮，引脚1指示器较小；侧面纹理光亮且略微弯曲。类型2：表面粗糙，引脚1指示器较大；侧面纹理粗糙且平直。请问这些差异是否属于正常现象？期待您的回复。谢谢！此致，刘小姐

更正 i.MX8DXL EVK (J20) 上 TAMPER_OUT0/TAMPER_IN4 活动防篡改循环的 snvs_cfg 值 您好， 我正在通过 U-Boot 验证 i.MX8DXL EVK (MCIMX8DXL-WEVK) 上的外部主动篡改循环。 根据电路板原理图，我已经确认 J20（防篡改接头，1x3）的接线方式如下： - 引脚 1 = TAMPER_IN4（网络 SNVS.TAMPER_IN4，焊球 AJ13） - 引脚 2 = 接地 - 引脚 3 = TAMPER_OUT0（网络 SNVS.TAMPER_OUT0，引脚 AP22） 这些是专用的 SNVS 引脚，不像 TAMPER_OUT1-4/IN0-3 那样与 SAI2/SAI3 共享。 可用的 U-Boot 命令：tamper_pin_cfg、snvs_cfg（及其子寄存器 hp.lock、hp.secvio_intcfg、hp.secvio_ctl、lp.lock、lp.secvio_ctl、lp.tamper_filt_cfg、lp.tamper_det_cfg、lp.tamper_det_cfg2、lp.tamper_filt1_cfg、lp.tamper_filt2_cfg、lp.act_tamper1_cfg 至 lp.act_tamper5_cfg、lp.act_tamper_ctl、lp.act_tamper_clk_ctl、lp.act_tamper_routing_ctl1、lp.act_tamper_routing_ctl2）、snvs_sec_status、snvs_clear_status。 由于 TAMPER_OUT0/TAMPER_IN4 构成一个有效的防篡改对，我的问题是： 1. lp.act_tamperN_cfg 通道（1-5）中，哪个对应于 TAMPER_OUT0？ 2. 要检查 lp.act_tamper_routing_ctl1/routing_ctl2 路由 TAMPER_OUT0 的模式与 TAMPER_IN4 的匹配度，需要检查哪些值？ 3. 要使该通道启用模式时钟，lp.act_tamper_clk_ctl 的值是多少？ 4. lp.act_tamper_ctl 的全局值是多少才能启用此通道的主动篡改检测？ 目标：将跳线连接到 J20 引脚 1-3 时，snvs_sec_status 应显示为安全状态；断开跳线时，应触发违规。 我尝试了硬件上的几个值（路由 4、5、10；各种时钟/检测器设置）——所有这些值要么被 SECO 固件拒绝（错误 res:9 / SC_ERR_PARM），要么被接受，但在物理切换循环时，snvs_sec_status 的 SNVS a4(1) (LPTDSR) 寄存器没有可观察到的变化。 i.MX8DXL 是否有针对外部主动防篡改验证的参考测试程序或应用说明？ 谢谢您！ Re: Correct snvs_cfg values for TAMPER_OUT0/TAMPER_IN4 active tamper loop on i.MX8DXL EVK (J20) 你好， 1. lp.act_tamper1_cfg 驱动 TAMPER_OUT0。 2. i.MX8DXL SNVS 具有 5 个主动防拆 (AT) 输出源和多达 8 个外部防拆 (ET) 输入检测器。 请使用以下配置： lp.act_tamper_routing_ctl1 = 0x00010000 # ET5 (TAMPER_IN4) 到 AT1 (TAMPER_OUT0) lp.act_tamper_routing_ctl2 = 0x00000000 # ET6-ET8 未使用 3. 该值会改变时钟分频器，使用 0x00 可配置最大频率。 lp.act_tamper_clk_ctl = 0x00000000 4. 使用 lp.act_tamper_ctl = 0x00010001： 位 0：AT1EN 使能 AT1 LFSR 模式生成器 位 16：AT1_OUT_EN 驱动 TAMPER_OUT0 焊盘，使用 AT1 模式 目前没有针对该处理器的应用笔记，但您可以参考 i.MX7 的相关信息： /* Config ET5 (pin in et4) <-> (pin out et5) AT 1 * /* reset */ write32(0, &svregs->lp.act_tamper_clk_ctl); write32(0, &svregs->lp.act_tamper_ctl); write32(0, &svregs->lp.tamper_det_cfg); write32(0, &svregs->lp.tamper_det_cfg2) /* Deault value for LFSR */ write32(0x84000000 | 0x00001111, &svregs->lp.act_tamper1_cfg) /* Set the clock at max freq */ write32(0x00000000, &svregs->lp.act_tamper_clk_ctl); /* ET5 (pin et4) takes ref from AT1 (pin et5) */ write32(0x00010000, &svregs->lp.act_tamper_routing_ctl1); write32(0x0, &svregs->lp.act_tamper_routing_ctl2) /* activate out pad of AT1 and enable it, AT1 output on pin et5 */ write32(0x00010000 | 0x00000001, &svregs->lp.act_tamper_ctl) /* Configuring IRQs and secviols */ write32(0x8000003f, &svregs->hp.secvio_intcfg); write32(0x4000003f, &svregs->hp.secvio_ctl); write32(0x0000003f, &svregs->lp.secvio_ctl) /* Activating detector for ET5 */ write32(0x00000000, &svregs->lp.tamper_det_cfg); write32(0x00000004, &svregs->lp.tamper_det_cfg2); 顺祝商祺！ Re: Correct snvs_cfg values for TAMPER_OUT0/TAMPER_IN4 active tamper loop on i.MX8DXL EVK (J20) 感谢您提供的配置信息。我是在全新断电后立即应用的： snvs_dgo_cfg 0 0 20000000 0 80000000 0 snvs_cfg 0 8000003f 4000003f 0 3f 0 0 4 0 0 84001111 0 0 0 0 10001 0 10000 0 回读与您的值匹配：SNVS e8(2) = 00010000 00000000，SNVS 48(2) = 00000000 00000004，SNVS e0 = 00010001，DGO 20 = 20000000，DGO 40 = 80000000。 结果：LPTDSR（SNVS a4）= 00000004（ET5D 设置）。无论没有跳线还是在 J20 引脚 1 (TAMPER_IN4) 和引脚 3 (TAMPER_OUT0) 之间连接绝缘跳线，读数均为 00000004。在 snvs_clear_status 107ff ff 之后，它仍然保持 00000004。因此，当循环打开时，检测结果会断言，但当循环关闭时，我始终无法获得干净的 00000000 状态。 问题： 1.对于有线跳线回路，此 EVK 上的 TAMPER_OUT0 / TAMPER_IN4 回路是否需要焊盘或上拉设置（例如 DGO tamper_pull_ctl），或者不同的 act_tamper_clk_ctl 值？ 2. 当篡改条件仍然存在时，snvs_clear_status 是否应该清除 LPTDSR？ 3. 是否还需要其他设置才能使循环被视为闭合？ 再次感谢。

如何获取适用于 S32K3 的“HSE-B 固件参考手册 V2.2”？ 您好，NXP团队， 我正在开发一个基于 S32K312 的项目，需要使用 HSE（硬件安全引擎）来实现安全启动/密钥管理/加密服务。 我正在寻找名为“HSE-B固件参考手册V2.2”的文档，但在NXP的公开网站上找不到。 非常感谢您的支持！ 顺祝商祺！ Re: How to get access to "HSE-B Firmware Reference Manual V2.2" for S32K3? 嗨@SpringAutumn 所有 HSE 文件均受保密协议约束，仅可通过安全文件获取。如果您还没有访问安全文件的权限，请按照“安全访问权限 | NXP Semiconductors”页面上概述的步骤申请相应的权限。 另外，请注意，HSE-B 固件参考手册的最新版本为 2.8 版。 BR，VaneB

LX2160ARDB：DDR验证 您好， 我们已将 LSDK 中的 RCW 文件 (rcw_2200_750_2900_19_5_2.bin) 加载到 SD 卡中，在 DDR 配置面板中，读取 SPD完成后，出现“不支持的原始卡版本。请手动将 CLK 设置为 DQS 偏移值。” 如何在QCVS工具中对LX2160ARDB执行DDR验证 Priyaa_0-1788337942087.pngPriyaa_0-1788337942087.pngPriyaa_0-1788337942087.pngPriyaa_0-1788337942087.pngPriyaa_0-1788337942087.pngPriyaa_0-1788337942087.pngPriyaa_0-1788337942087.pngPriyaa_0-1788337942087.pngPriyaa_0-1788337942087.png Re: LX2160ARDB: DDR validation 嗨，六月卢， 感谢您的支持 对于 USB 接口，该命令的结果是： （bin）51% findcc cwtaps 0 （箱）51% 以及以太网连接 （bin）51% findcc cwtaps FSL07E3D5 (10.1.66.150):CodeWarrior TAP v2 Cortex-10探针尖端 启动加载程序 v1.0.1 操作系统版本 1.0.5 1 目前我们能否使用以太网连接进行 DDR 验证？ Re: LX2160ARDB: DDR validation （bin）52% 显示 cc 0：USB 开路失败 未配置任何命令变流器。 这表明无法通过 USB 连接检测到 CWTAP。 请检查 USB 连接线连接情况，并确保主机能够正确识别 CWTAP。 另外，请运行以下命令并分享结果： （bin）6% findcc cwtaps 谢谢。 Re: LX2160ARDB: DDR validation 嗨，六月卢， CodeWarrior 版本- Priyaa_0-1788417354430.pngPriyaa_0-1788417354430.pngPriyaa_0-1788417354430.pngPriyaa_0-1788417354430.pngPriyaa_0-1788417354430.pngPriyaa_0-1788417354430.pngPriyaa_0-1788417354430.pngPriyaa_0-1788417354430.pngPriyaa_0-1788417354430.png （bin）49% log v CCS Linux 版本 503.0.0.220812-p0 详细日志记录 （bin）50% 全部删除 （bin）51% 配置 cc cwtap （bin）52% 显示 cc 0：USB 开路失败 未配置任何命令变流器。 （箱）53% （bin）53% 源 IDcode.tcl 正在扫描通过 USB 连接的可用 TAP…… 未找到通过 USB 连接的 TAP ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++ + + 可用的远程连接 + +1 - CodeWarriorTAP - +2 - GigabitTAP - + + x - 不进行任何更改地退出脚本 + ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++ 指定连接方式： 无法读取“CONNECTION()”：数组中不存在此元素 （箱）54% （箱）54% 能够通过以太网连接并 ping 通目标设备。即使将 CodeWarrior 更新到 v11.5.12 版本后，读取 SPD 仍然显示“不支持的原始卡版本。请手动设置 CLK 到 DQS 偏移值。” 谢谢 Re: LX2160ARDB: DDR validation 请从“帮助”→“关于 CodeWarrior Development Studio for QorIQ LS Series (ARM v8 ISA)”确认 CodeWarrior 版本。 请按照“CCS Windows Release Build 503.0.0.220812-p0.txt”中的说明验证连接状态。 我们建议先测试 USB 连接，然后再测试以太网连接。 IP地址似乎已更改。请问您是否可以成功 ping 通目标设备？ Re: LX2160ARDB: DDR validation 嗨，六月卢， 我们使用的是 CodeWarrior 11.5.0，DIMM 是 LX2160ARDB 主板原装的内存条。 CodeWarrior 已更新，存档为com.freescale.armv8.11.5.12.GA.Lin.updatesite.221209.zip适用于 v11.5.12 现在无法检测到JTAG Priyaa_0-1788412965825.pngPriyaa_0-1788412965825.pngPriyaa_0-1788412965825.pngPriyaa_0-1788412965825.pngPriyaa_0-1788412965825.pngPriyaa_0-1788412965825.pngPriyaa_0-1788412965825.pngPriyaa_0-1788412965825.pngPriyaa_0-1788412965825.png 谢谢 Re: LX2160ARDB: DDR validation 我按照你的步骤操作，成功读取了SPD数据。 请问您使用的是哪个版本的CodeWarrior？是 CodeWarrior 11.5.12 吗？ 另外，这个内存条是原装的吗？ 谢谢。 Re: LX2160ARDB: DDR validation 嗨，六月卢， 通过 FlexSPI 启动后，使用 tftpboot 在 u-boot 中加载 RCW 文件，并执行如下 mmc 写入命令。 => tftpboot 0x90000000 rcw_2200_750_2900_19_5_2.bin -> mmc 设备 0；mmc 写入 0x90000000 8 1 => qixis_reset sd（执行此命令期间，D19 被打开和关闭） 对于 DDR 配置，从 SPD 读取时显示“不支持的原始卡版本。请手动将 CLK 设置为 DQS 偏移值。” Re: LX2160ARDB: DDR validation 如何将 LSDK 中的 RCW 文件（rcw_2200_750_2900_19_5_2.bin）加载到 SD 卡中？ D19 是否已开启和关闭？ 您可以参考以下关于使用 QCVS 工具对 LX2160ARDB 进行 DDR 验证的信息： QCVS_DDR_用户指南 谢谢！ Re: LX2160ARDB: DDR validation （bin）50% 全部删除 （bin）51% 配置 cc cwtap:10.1.66.150 （bin）52% 显示 cc （bin）53% 源 IDcode.tcl 如果您能找到与“CCS Windows 版本 503.0.0.220812-p0.txt”相同的 LX2160A。 您可以使用以太网连接，IP 地址为：10.1.66.150 进行 DDR 验证。 谢谢！ Re: LX2160ARDB: DDR validation 这是截图成功的结果。 June_Lu_0-1788429917395.pngJune_Lu_0-1788429917395.pngJune_Lu_0-1788429917395.pngJune_Lu_0-1788429917395.pngJune_Lu_0-1788429917395.pngJune_Lu_0-1788429917395.pngJune_Lu_0-1788429917395.png 我使用 USB 连接到 CWTAP。您需要为探测器设置正确的 IP 地址。 您能否成功运行“诊断连接”？ June_Lu_1-1788430165643.pngJune_Lu_1-1788430165643.pngJune_Lu_1-1788430165643.pngJune_Lu_1-1788430165643.pngJune_Lu_1-1788430165643.pngJune_Lu_1-1788430165643.pngJune_Lu_1-1788430165643.png Re: LX2160ARDB: DDR validation 嗨，六月卢， 通过以太网连接，并能找到文本文件中提供的 LX2160A。 Priyaa_0-1788427814124.pngPriyaa_0-1788427814124.pngPriyaa_0-1788427814124.pngPriyaa_0-1788427814124.pngPriyaa_0-1788427814124.pngPriyaa_0-1788427814124.png 但读取 SPD 时，DDR 配置窗口中显示“不支持的原始卡版本。请手动设置 CLK 到 DQS 偏移值。” 如何验证SPD值是否读取成功？ Re: LX2160ARDB: DDR validation 连接诊断成功 Priyaa_0-1788431456696.pngPriyaa_0-1788431456696.pngPriyaa_0-1788431456696.pngPriyaa_0-1788431456696.pngPriyaa_0-1788431456696.png 读取 SPD 后，DDR 配置如下所示 Priyaa_1-1788432417841.pngPriyaa_1-1788432417841.pngPriyaa_1-1788432417841.pngPriyaa_1-1788432417841.pngPriyaa_1-1788432417841.png 请问DDR验证是否已成功启动？ 我遇到的问题是， “开始验证”按钮已启用，但验证开始后立即被取消了。 Re: LX2160ARDB: DDR validation 嗨，六月卢， 按照用户指南，我再次创建了一个项目来进行DDR配置，并已完成SPD读取，如下所示。 Priyaa_0-1788498272408.pngPriyaa_0-1788498272408.pngPriyaa_0-1788498272408.pngPriyaa_0-1788498272408.png DIMM 模块插入 RDB 的 J14、J17 连接器中。 Re: LX2160ARDB: DDR validation 嗨，六月卢， 将开关（SW1）切换到 SD 卡模式（RCW 源存在）后，我们就能进行验证了。 感谢大家的支持。 Re: LX2160ARDB: DDR validation 你的屏幕截图似乎和我的不一样，缺少“返回”和“取消”按钮。 您是否已按照QCVS_DDR_User_Guide 1.1.1 进行操作？使用DDR配置工具吗？ 谢谢！ Re: LX2160ARDB: DDR validation 看起来你已经成功读取了 SPD，虽然截图和我这边看到的略有不同。 请将 SW1[1:4] 设置为 1001 以从 eMMC 启动，其中 RCW 源已配置为 DDR 验证。 另外，请确认“目标连接”是否显示为已连接，请参见屏幕截图。 确认后，即可进行 DDR 验证。 June_Lu_0-1788504721222.png Re: LX2160ARDB: DDR validation 嗨，六月卢， 要从 SD 卡启动 LX2160ARDB，是否需要在 u-boot 源代码中修改 DDR 寄存器值，还是直接从 DIMM 的 SPD 读取？ 请帮忙澄清一下……谢谢。 Re: LX2160ARDB: DDR validation 对于带有 DIMM 插槽的标准 LX2160ARDB，DDR 寄存器通过读取已安装 DIMM 的 SPD 进行自动配置——此过程由 TF-A BL2 阶段 (ddr_init.c) 处理，而非 U-Boot。只有在 LX2160ARDB 上使用自定义 DIMM 时才需要修改 ATF 源代码。 如果还有其他问题，请另开新帖，以便我们更好地跟踪，因为这个案例已经很久没有更新了。 谢谢。

IMX8MPにおいて、M7コア起動後にA53コアを起動する際の問題。 M7を起動した後、通常のブートプロセスを継続しようとします: boota mmc1または boot この時点では、AAOSは正しく起動しません。M7を起動せずに直接boota mmc1を実行すると、 AAOSは正常に起動します。 したがって、この問題はCortex-A53/AAOSを起動する前にCortex-M7を起動したことに関係しているようです。 非同期システムエラーが表示されています。 Re: Issue regarding booting A53 core after booting M7 core on IMX8MP. こんにちは、 @Siva_Sachu さん。 お元気でお過ごしのことと思います。 問題を再現するための手順を共有していただけますか? U-bootでM7を起動していますか？ よろしくお願いいたします。 サラス。

FlexIO BiSS-C 主设备：MA 时钟计数无法适应 ACK 周期，CRC 在 2.5 MHz 时校验失败 我正在使用 MIMXRT1186 和 SDK 的flexio_biss_polling_transfer示例与 BiSS-C 绝对编码器（24 位 ST + 16 位 MT）进行通信。 问题： 在500 kHz时，CRC 校验通过，位置数据正确。 在2.5 MHz 频率下，CRC 校验总是失败。编码器的 ACK 周期约为11.8 µs ，这在 2.5 MHz 频率下大约相当于30 个 MA 时钟周期。 示波器观察显示，FlexIO 主设备从帧的开头就发送固定数量的 MA 时钟，而没有根据 ACK 周期进行调整。这 30 个 ACK 低电平位被采样到 64 位接收移位器中，从而将实际的 START + SCD 数据推出了移位窗口。FLEXIO_BISS_CalFrameHeadLen()返回值介于 12 和 34 之间，并且BISS_VerifyFrame()校准失败。 我对BiSS-C的理解是： 该协议要求 MA 在 ACK 期间继续运行，因为编码器需要这些时钟来推进其内部状态机，最终结束 ACK 并发送 START 位。因此，正确的主控行为是： MA 从帧的开始就持续发送时钟信号，包括在 ACK 期间。 主监视器 SL。 主控器持续统计已发送的 MA 时钟数。当 SL 变为高电平（ACK 结束，START 位到达）时，主设备会记录 ACK 消耗了多少个时钟周期，然后计算完成帧还需要多少个时钟周期。 我的问题： FlexIO 的定时器使用固定的timerCompare值一次性发送预定义数量的时钟信号。FlexIO 是否有任何机制支持上述自适应行为，即根据帧期间的 SL 边沿动态调整剩余的 MA 时钟信号数量？ 具体来说： FlexIO 的定时器能否使用 SL 边沿作为触发信号来停止、RESET 或重新加载定时器，以便主设备能够确定 ACK 何时结束，然后发送剩余的时钟信号？ 如果 FlexIO 无法做到这一点，NXP 建议采用什么方案来实现支持长 ACK 周期的 BiSS-C 主设备（例如，eFlexPWM、LPSPI 或基于 FPGA 的解决方案）？ 设置： MCUXpresso SDK for MIMXRT1186 驱动程序： fsl_flexio_biss.c / .h 示波器监测 MA (D02) 和 SL (D00) 谢谢您的指导。 回复： FlexIO BiSS-C master: MA clock count cannot adapt to ACK period, CRC fails at 2.5 MHz 亲爱的@rejust ， 感谢您的回复。这对其他面临同样问题的人会非常有帮助。   顺祝商祺！ 雪莉     回复： FlexIO BiSS-C master: MA clock count cannot adapt to ACK period, CRC fails at 2.5 MHz 更新：NXP 已发布官方示例来解决此问题。 AN15161 — MCX A366 上 FlexIO 实现的 BiSS-C 接口 项目：an-mcxa366-bissc-interface-using-flexio（NXP 应用代码中心）

LIBUSB_ERROR_NO_DEVICE 您好， 我在刷机时遇到问题。我使用的是imx8mp处理器。 vougavent@vougavent-work-station1:~/Desktop/imx-yocto-bsp/build-wayland2/tmp/deploy/images/imx8mp-lpddr4-evk$ sudo uuu -v -b emmc_all imx-boot-imx8mp-lpddr4-evk-sd.bin-flash_evkcore-image-weston-imx8mp-lpddr4-evk-20260725065928.rootfs.wic.bz2 适用于 NXP imx 芯片的 uuu（通用更新实用程序）-- lib1.4.193 内置配置： PCTL芯片视频PID BCD版本 ================================================== SDPS：MX8QXP 0x1fc9 0x012f [0x0002..0xffff] SDPS：MX8QM 0x1fc9 0x0129 [0x0002..0xffff] SDPS：MX8DXL 0x1fc9 0x0147 SDPS：MX28 0x15a2 0x004f SDPS：MX815 0x1fc9 0x013e SDPS：MX865 0x1fc9 0x0146 SDPS：MX8ULP 0x1fc9 0x014a SDPS：MX8ULP 0x1fc9 0x014b SDP：MX7D 0x15a2 0x0076 SDP：MX6Q 0x15a2 0x0054 SDP：MX6D 0x15a2 0x0061 SDP：MX6SL 0x15a2 0x0063 SDP：MX6SX 0x15a2 0x0071 SDP：MX6UL 0x15a2 0x007d SDP：MX6ULL 0x15a2 0x0080 SDP：MX6SLL 0x1fc9 0x0128 SDP：MX7ULP 0x1fc9 0x0126 SDP：MXRT106X 0x1fc9 0x0135 SDP：MX8MM 0x1fc9 0x0134 SDP：MX8MQ 0x1fc9 0x012b SDPU：SPL 0x0525 0xb4a4 [0x0000..0x04ff] SDPV：SPL1 0x0525 0xb4a4 [0x0500..0x9998] SDPV：SPL1 0x1fc9 0x0151 [0x0500..0x9998] SDPU：SPL 0x0525 0xb4a4 [0x9999..0x9999] SDPU：SPL 0x3016 0x1001 [0x0000..0x04ff] SDPV：SPL1 0x3016 0x1001 [0x0500..0x9998] FBK：0x066f 0x9afe FBK：0x066f 0x9bff FBK：0x1fc9 0x0153 FB：0x0525 0xa4a5 FB：0x18d1 0x0d02 FB：0x3016 0x0001 FB：0x1fc9 0x0152 运行内置脚本： uuu_version 1.4.149 # @_flash.bin | 引导加载程序，可以从 WIC 镜像中提取 # @_image [_flash.bin]| 将 WIC 映像刻录到 EMMC。 # 此命令将在 i.MX6/7、i.MX8MM、i.MX8MQ 运行时运行 SDP：boot -f imx-boot-imx8mp-lpddr4-evk-sd.bin-flash_evk-scanlimited 0x800000 # 当 ROM 支持流模式时，将运行此命令 # i.MX8QXP，i.MX8QM SDPS：boot -scanterm -f imx-boot-imx8mp-lpddr4-evk-sd.bin-flash_evk-scanlimited 0x800000 # 这些命令将在使用 SPL 时运行，如果未使用 SPL 则会跳过。 # SDPU 将被弃用。请使用 SDPV 代替 SDPU # { SDPU：延迟 1000 SDPU：写入 -f imx-boot-imx8mp-lpddr4-evk-sd.bin-flash_evk-偏移量 0x57c00 SDPU：跳转 -scanlimited 0x800000 # } # 这些命令将在使用 SPL 时运行，如果未使用 SPL 则会跳过。 # 如果（SPL 支持 SDPV） # { SDPV：延迟 1000 SDPV：写入 -f imx-boot-imx8mp-lpddr4-evk-sd.bin-flash_evk-skipspl -scanterm -scanlimited 0x800000 SDPV：跳转 -scanlimited 0x800000 # } FB：ucmd setenv fastboot_dev mmc FB：ucmd setenv mmcdev ${emmc_dev} FB：ucmd mmc dev ${emmc_dev} FB: flash -raw2sparse all core-image-weston-imx8mp-lpddr4-evk-20260725065928.rootfs.wic.bz2/* FB：flash -scanterm -scanlimited 0x800000 bootloader imx-boot-imx8mp-lpddr4-evk-sd.bin-flash_evk FB: ucmd 如果环境变量 emmc_ack 存在；则；否则设置环境变量 emmc_ack 为 0；结束； FB：ucmd mmc partconf ${emmc_dev} ${emmc_ack} 1 0 FB：完成 等待已知 USB 设备出现…… 1:10 时连接了新的 USB 设备 1:10>启动命令：SDPS：boot -scanterm -f imx-boot-imx8mp-lpddr4-evk-sd.bin-flash_evk-scanlimited 0x800000 33%1:10>失败 HID(W):LIBUSB_ERROR_NO_DEVICE(0.786秒) i.MX 8 系列 | i.MX 8QuadMax (8QM) | 8QuadPlus Re: LIBUSB_ERROR_NO_DEVICE 您好， 感谢您对恩智浦半导体产品的关注， 你的配置中使用的是定制主板还是 i.MX 8M Plus EVK？如果您使用的是定制电路板，我建议您修改必要的代码，重点关注内存和功耗方面的差异。然后确认您的转网是否有效并正在应用。 当使用无效的 imx-启动 固件映像时会出现此错误，其他原因可能是电缆故障或某些 USB 电源 RESET，您可以尝试使用壁式 USB 充电器。 此致， Re: LIBUSB_ERROR_NO_DEVICE 你好@JosephAtNXP ， 给您带来不便，非常抱歉。问题只是简单的电流不足造成的，当我把电流提升到所需水平后，一切就正常了。

FlexIO BiSS-C master: MA clock count cannot adapt to ACK period, CRC fails at 2.5 MHz I'm using the MIMXRT1186 with the SDK's flexio_biss_polling_transfer example to communicate with a BiSS-C absolute encoder (24-bit ST + 16-bit MT). Problem: At 500 kHz, CRC passes and position data is correct. At 2.5 MHz, CRC always fails. The encoder's ACK period is about 11.8 µs, which equals roughly 30 MA clock periods at 2.5 MHz. Oscilloscope observation shows that the FlexIO master sends a fixed number of MA clocks from the very beginning of the frame, without adjusting for the ACK period. The 30 ACK low-level bits are sampled into the 64-bit receive shifter, pushing the actual START + SCD data out of the shift window. FLEXIO_BISS_CalFrameHeadLen() returns values between 12 and 34, and BISS_VerifyFrame() calibration fails. What I understand about BiSS-C: The protocol requires MA to keep running during ACK, because the encoder needs those clocks to advance its internal state machine and eventually end ACK and send the START bit. So the correct master behavior is: MA keeps sending clocks from the start of the frame, including during ACK. The master monitors SL. The master continuously counts the MA clocks already sent. When SL goes high (ACK ends, START bit arrives), the master records how many clocks were consumed by ACK, then calculates how many more clocks are needed to complete the frame. My question: FlexIO's timer uses a fixed timerCompare value to send a predefined number of clocks in one shot. Is there any FlexIO mechanism to support the adaptive behavior above, i.e., dynamically adjusting the number of remaining MA clocks based on the SL edge during a frame? Specifically: Can FlexIO's timer use the SL edge as a trigger to stop, reset, or reload the timer, so that the master can determine when ACK has ended and then send the remaining clocks? If FlexIO cannot do this, what does NXP recommend for implementing a BiSS-C master that supports long ACK periods (e.g., eFlexPWM, LPSPI, or an FPGA-based solution)? Setup: MCUXpresso SDK for MIMXRT1186 Driver: fsl_flexio_biss.c / .h Oscilloscope monitoring MA (D02) and SL (D00) Thanks for any guidance. 回复： FlexIO BiSS-C master: MA clock count cannot adapt to ACK period, CRC fails at 2.5 MHz Update: NXP has released an official example that solves this issue. AN15161 — BiSS-C Interface Implemented by FlexIO on MCX A366 Project: an-mcxa366-bissc-interface-using-flexio (NXP Application Code Hub) 回复： FlexIO BiSS-C master: MA clock count cannot adapt to ACK period, CRC fails at 2.5 MHz Dear @rejust , Thank you for your response. This will be very helpful to others facing the same issue.   Best Regards, Shelly    

FlexIO BiSS-Cマスター:MAクロックカウントがACK期間に適応できず、CRCが2.5 MHzで故障します SDKの flexio_biss_polling_transfer例で、BiSS-C絶対エンコーダ(24ビットST + 16ビットMT)と通信 するために、この MIMXRT1186を使って います。 問題： 500 kHz では CRCが通過し位置データも正確です。 2.5 MHz では 、CRCは必ず失敗します。エンコーダのACK周期は約 11.8 µs で 、これは2.5 MHzでは約 30 MAクロック周期 に相当します 。 オシロスコープによる観測結果から、FlexIOマスターはACK期間を調整することなく、フレームの最初から一定数のMAクロックを送信していることが分かります。30ビットのACK低レベル信号が64ビット受信シフターにサンプリングされ、実際のSTART + SCDデータがシフトウィンドウの外に押し出されてしまいます。FLEXIO_BISS_CalFrameHeadLen()は 12 ～ 34 の値を返し、BISS_VerifyFrame() によるキャリブレーションが失敗します。 BiSS-Cについて私が理解していること： このプロトコルでは、エンコーダが内部ステートマシンを進め、最終的にACKを終了してSTARTビットを送信するためにクロックが必要となるため、ACK中もMAが動作し続ける必要がある。したがって、正しいマスター振る舞いは次の通りです: MAは、ACK中も含め、フレームの開始時からクロックを送信し続けます。 マスターモニターはSLを監視します。 マスターは、既に送信されたMAクロックの数を継続的にカウントします。SLがハイになると（ACKが終了し、STARTビットが到着すると）、マスターはACKによって消費されたクロック数を記録し、フレームを完了するために必要なクロック数を計算します。 質問： FlexIOのタイマーは固定されたタイマーコンペア値を使い、あらかじめ決められたクロック数を一度に送信します。上記の適応動作、つまりフレーム中のSLエッジに基づいて残りのMAクロック数を動的に調整するFlexIOの仕組みはありますか? 具体的には： FlexIOのタイマーはSLエッジをトリガーとして使い、タイマーを停止、リセット、または再ロードすることで、マスターがACK終了を判別し、残りのクロックを送信できるようにできますか? もしFlexIOがこれをできない場合、NXPは長時間のACK対応をサポートするBiSS-Cマスター(例:eFlexPWM、LPSPI、またはFPGAベースのソリューション)をどのように実装することを推奨していますか? 設定： MCUXpresso SDK for MIMXRT1186 ドライバ: fsl_flexio_biss.c / .h オシロスコープでMA（D02）とSL（D00）をモニタリング ご指導いただければ幸いです。 回复： FlexIO BiSS-C master: MA clock count cannot adapt to ACK period, CRC fails at 2.5 MHz @rejust様、 ご回答ありがとうございます。これは、同じ問題に直面している他の人々にとって非常に役立つでしょう。   よろしくお願いいたします。 シェリー     回复： FlexIO BiSS-C master: MA clock count cannot adapt to ACK period, CRC fails at 2.5 MHz 追記：NXP社は、この問題を解決する公式サンプルを公開しました。 AN15161 — FlexIOがMCX A366上で実装したBiSS-Cインターフェース プロジェクト:an-mcxa366-bissc-interface-using-flexio(NXPアプリケーションコードハブ)

Issue regarding booting A53 core after booting M7 core on IMX8MP. After starting the M7, I try to continue the normal boot process: boota mmc1 or boot At this point, AAOS does not boot correctly.If I doesn't  start the M7 and directly execute:boota mmc1, AAOS boots normally. Therefore, the problem appears to be related to starting the Cortex-M7 before booting the Cortex-A53/AAOS. It shows an Asynchronous System Error  Re: Issue regarding booting A53 core after booting M7 core on IMX8MP. Hello @Siva_Sachu  Hope you are doing very well. Could you please share steps to reproduce the issue? Are you starting M7 in U-boot? Best regards, Salas.

FS85 stuck in INIT_FS forever when OTP_CFG_ASIL.WD_DIS = 1 — is this expected? Hi, We're bringing up a board with the FS85 (fail-safe SBC) and the fail-safe state machine never leaves INIT_FS (FS_STATES.FSM_STATE stays at 6 / INIT_FS indefinitely, even though the MCU sends a continuous watchdog refresh at the configured window period). Per the datasheet (Rev 9, §14.3, p.18): "The first good watchdog refresh closes the INIT_FS." On our part, OTP_CFG_ASIL.WD_DIS = 1 (watchdog monitoring disabled by OTP). Supporting register reads while stuck (all consistent with the watchdog evaluation logic simply never running): FS_I_WD_CFG.WD_ERR_CNT = 0, WD_RFR_CNT = 0 (never move) FS_DIAG_SAFETY.BAD_WD_DATA = 0, BAD_WD_TIMING = 0 (never latch) FS_STATES.REG_CORRUPT = 0, OTP_CORRUPT = 0 (ruling out an INIT_FS register/register_NOT mismatch) Question: Is it expected/documented that WD_DIS = 1 structurally prevents ever leaving INIT_FS (since the "good watchdog refresh" event that closes INIT_FS can never be generated when the WD is OTP-disabled)? Or is there an alternate documented path to close INIT_FS and reach NORMAL_FS when the watchdog is disabled by OTP? Datasheet section 14.1/14.3 states VALID_WD = 0 "when the WD is disabled by OTP", but doesn't explicitly state the consequence on the INIT_FS -> WAIT_ABIST2 transition. Any clarification, or a pointer to the relevant application note, would be appreciated. Thanks, Sophie FS85&FS84 Re: FS85 stuck in INIT_FS forever when OTP_CFG_ASIL.WD_DIS = 1 — is this expected? Hello sobo Good day! During my research, I found information on a similar case, and I am reviewing it with a colleague who was responsible for its review; however, given the nature of the case, you will need to open a ticket on our official website so that we can share information more freely and securely. Thanks for your understanding. Have a great day and best of luck.

GoPoint, fail to download models in Multistream yolo launcher, nxp/YOLOv8 missing I have the FRDM i.MX95 + ARA240 M2 16G GT And installed the image version LF_v6.18.20-2.0.0_images_IMX95EVK imx-boot-imx95-15x15-lpddr4x-frdm-sd.bin-flash_all  imx-image-full-imx95evk.wic When starting the gopoint application and trying to download the models in Multistream YOLO configuration following exception is caught: Downloading nxp/YOLOv8 to /usr/share/cnn/... Error downloading model: 404 Client Error. (Request ID: Root=1-6a9ab518-05ebf76418b2dfcc0855cb40;a0fa833c-b8ba-4d7f-8595-0e157e194afd) Repository Not Found for url: https://huggingface.co/api/models/nxp/YOLOv8/revision/r2.0.4. Please make sure you specified the correct `repo_id` and `repo_type`. If you are trying to access a private or gated repo, make sure you are authenticated and your token has the required permissions. For more details, see https://huggingface.co/docs/huggingface_hub/authentication Sample videos are downloaded correctly. Any ideas what to do now?  Re: GoPoint, fail to download models in Multistream yolo launcher, nxp/YOLOv8 missing Hello, A model repository/version issue rather than a problem with the image or sample videos. The application is trying to download nxp/YOLOv8 at revision r2.0.4, but Hugging Face is returning 404, so I’d first verify that this repository/revision actually exists and that the GoPoint app version matches the installed LF_v6.18.20 image. 

请问LS1021A的IFC接口的ip_clk频率范围是多少？ 你好， 我在规格书（例如数据手册、ARM 文档和检查清单）中找不到 LS1021A 的 IFC 接口的 ip_clk 频率范围。请问您能告诉我吗？ 提前感谢！ 顺祝商祺！ 杰森 QorIQ LS1设备 Re: Could you please tell me the ip_clk frequency range for IFC interface of LS1021A? LS1021A 上 IFC ip_clk 没有单独指定的最小/最大频率范围。ip_clk 是内部 IFC 模块时钟，等于处理器的平台时钟；它不是接口引脚时钟。数据手册明确指出 IP_CLK 是内部信号，不能通过接口引脚使用。 对于标准的LS1021A时钟配置： 参考手册将平台 PLL 描述为生成 300 MHz 平台时钟，并且有记录的 RCW 示例使用 SYSCLK = 100 MHz 和 SYS_PLL_RAT = 3，产生 ip_clk = 300 MHz。

Could you please tell me the ip_clk frequency range for IFC interface of LS1021A? Hi， I can't find the  ip_clk frequency range for IFC interface of LS1021A in the spec such as datasheet, ARM and checklist. Could you please tell me it? Thanks in advance! Best regards! Jason QorIQ LS1 Devices Re: Could you please tell me the ip_clk frequency range for IFC interface of LS1021A? There is no separately specified minimum/maximum frequency range for IFC ip_clk on LS1021A . ip_clk is the internal IFC module clock , equal to the processor’s platform clock ; it is not an interface pin clock. The datasheet explicitly says that IP_CLK is internal and unavailable on the interface pins. For the standard LS1021A clock configuration: The reference manual describes the platform PLL as generating a 300 MHz platform clock , and a documented RCW example uses SYSCLK = 100 MHz with SYS_PLL_RAT = 3 , producing ip_clk = 300 MHz .

S32K3用の「HSE-B Firmware Reference Manual V2.2」へのアクセス方法は? NXPチームの皆様、こんにちは。 私はS32K312上でプロジェクトを開発しており、セキュリティブート/鍵マネジメント/暗号サービスのためにHSE(ハードウェアセキュリティエンジン)を使う必要があります。 「HSE-B Firmware Reference Manual V2.2」という文書を探しているのですが、公開されているNXPのウェブサイトでは見つかりませんでした。 ご支援ありがとうございます! よろしくお願いいたします。 Re: How to get access to "HSE-B Firmware Reference Manual V2.2" for S32K3? こんにちは、 @SpringAutumn すべてのHSEドキュメントはNDAの下で提供されており、Secure Filesを通じてのみ利用可能です。まだSecure Filesにアクセスできない場合は、 Secure Access Rights | NXP Semiconductors のページに記載された手順に従って適切な権限を申請してください。 また、HSE-Bファームウェアリファレンスマニュアルの最新リリースはバージョン2.8であることにご注意ください。 BR、VaneB