Multi Source Translation Content

キャンセル
次の結果を表示 
表示  限定  | 次の代わりに検索 
もしかして: 

Multi Source Translation Content

ディスカッション

ソート順:
eFlexPWM入力キャプチャがS32K364でキャプチャされない - フラグは設定されているがCAPTCOMPBはゼロのまま 私はS32K364マイクロコントローラのeFlexPWMモジュール(インスタンス IP_EFLEXPWM_0)を使って、入力キャプチャを通じて外部信号の周波数と周期を測定しています。私は サブモジュール2 (SM[2])を使用しています。私の構成は以下の通りです: SM2_CAPTCTRLB->EDGB0 = 0x02; (キャプチャ回路0の場合、立ち上がりエッジでキャプチャ) SM2_CAPTCTRLB->EDGB1 = 0x02; (キャプチャ回路1の立ち上がりエッジでのキャプチャ) SM2_ARMB = 1; (キャプチャー回路をArm) コードを実行した後、以下のことが確認されました。 で SM2_CAPTCTRLBのカウンタステータスビットは以下を示します。 CB0CNT = 0x4 CB1CNT = 0x4 で SM2_STS 、両方のフラグビットがセットされています。 CFB0 = 1 CFB1 = 1 しかし、取得された値( SM2_CAPTCOMPB )は 0 どちらのキャプチャ回路においても、データはラッチされません。 これは何が原因でしょうか?他に何か必要な設定(例えば、クロックの有効化、入力多重化、カウンタの設定など)で、私が見落としているものはありますか?フラグはキャプチャイベントが検出されたことを示しますが、キャプチャされた値は更新されません。どんなご意見でも大変ありがたく思います。 必要に応じて、ピン多重化設定やカウンターモードなどの詳細情報を追加してください。幸運を! Re: eFlexPWM input capture not capturing on S32K364 – flags set but CAPTCOMPB remains zero ハイ まず、最新のS32K3 RTD 7.0.xを確認しました。しかし、 S32設定ツール はまだ eFlexPWM E-Capture 機能をサポートしていません。 もしよければ、S32K396でテストしたいので、あなたのプロジェクトを共有してもらえますか?(残念ながら、私はS32K364を持っていません。私は S32K396-BGA-DC1 評価ボードしか持っていません。) 次に、 S32K396RM(Rev. 4、11/2024) の 「56.3.14 拡張キャプチャ(E-Capture)」の セクションを確認してください。そのセクションで言及されているレジスタ、特に図 254 のレジスタを確認してください。E-キャプチャ ロジック。eFlexPWM_0レジスターのスクリーンショットも共有しても構いません。 56.3.14.1.1 E-Capture logic S32K396RM (Rev. 4 11 2024).png SM2_CAPTCTRLBの[EDGB0]、[EDGB1]、[ARMB]で言及されたビット以外に、 SM2_CAPTCTRLBの他のビットはどのように設定しましたか?   SM2_CAPTCTRLB[CB0CNT] = 0x4および[CB1CNT] = 0x4を確認されたとのことですので、対応するレジスタ値SM2_CVAL4 、 SM2_CVAL4CYC 、 SM2_CVAL5 、およびSM2_CVAL5CYCを確認されましたか?   さらに、 SM2_CAPTCOMPB[EDGCNTB]の値を読みたい場合は、まず SM2_CAPTCTRLB[EDGCNTB_EN] と SM2_CAPTCOMPB[EDGCMPB]を有効にしてください。 なぜ SM2_CAPTCOMPB[EDGCMPB] を0に設定しているのか分かりません。図254のコンパレータが使えなくなるように見える からです。E-キャプチャロジック が正しく機能しない。 よろしくお願いいたします ロビン Re: eFlexPWM input capture not capturing on S32K364 – flags set but CAPTCOMPB remains zero こんにちは、 @Robin_Shen さん。 MCTRLレジスタとCAPTCTRLBレジスタを適切に設定することで、外部周波数測定を正常に実装できました。しかし、テストの結果、私が達成できる最低周波数は5kHzであり、私の要求は1Hz程度の低周波数をサポートすることになっています。 プリスケーラーとプリスケーラー代替設定を調整してみましたが、改善は見られませんでした。何か提案やトラブルシューティングの方法を教えていただけますか?サポートありがとうございます。 Re: eFlexPWM input capture not capturing on S32K364 – flags set but CAPTCOMPB remains zero サブモジュール2の周期が短すぎるようです。「 56.3.18.3 サブモジュール0よりも低い周波数でサブモジュールを実行する」を読んで、サブモジュール2にAUX_CLKやEXT_CLKなどのより低い周波数のクロックソースを選択してみてください。
記事全体を表示
需要澄清:数据手册与实际硬件的 QSPI 闪存容量不匹配 您好,NXP团队, 我购买了一块符合指定零件编号的电路板,但我发现板载 QSPI 闪存容量存在差异。 MCIMX6ULL-EVK 数据手册显示,该电路板包含 256 MB QSPI 闪存。但是,当我从操作系统中检查闪存大小时,它只显示 32 MB。 为了验证这一点,我下载了设计文件并检查了物料清单。我还在 DigiKey 和 Mouser 上查找了相同的闪存设备部件号,两家都将其列为 256 Mbit 闪存,这相当于 32 MB,而不是 256 MB。 我通过 Element14 代理商购买了这块板。 请问您是否可以澄清以下事项: 数据手册中有一处拼写错误,应该写成 256 Mbit 而不是 256 MB? 或者,数据手册和实际硬件似乎使用了不同的存储分类,还有其他解释吗? 根据我的调查,安装的闪存设备似乎是 256 Mbit (32 MB) 而不是 256 MB。 希望您能确认一下。 谢谢! i.MX6UL Re: Clarification Required: QSPI Flash Capacity Mismatch Between Datasheet and Actual Hardware 你说得对,我会向相关团队汇报,是 256Mbit,也就是 32MB。
記事全体を表示
PCF8563TS Lifecycle Status and Long-Term Availability Hello there.... We are currently using the PCF8563TS RTC in one of our products and would like to better understand its long-term lifecycle status. In the past, our product was based on the PCF8563BS, which eventually reached End of Life (EOL). As a consequence, we had to perform a complete hardware redesign to migrate to another package, generating additional engineering effort, validation, and manufacturing costs. Considering this previous experience, we would like to ask: Is there any indication that the PCF8563TS is approaching EOL or NRND status? Is there a long-term availability plan for this device? Can NXP share any information regarding its expected product lifecycle or roadmap? Are there any recommendations for customers designing new products around the PCF8563TS? We understand that future plans may be subject to change, but any guidance regarding the expected longevity of this device would help us make informed design decisions and reduce future redesign risks. Thank you for your support. Re: PCF8563TS Lifecycle Status and Long-Term Availability I did some research, and for chips like the PCF8563TS $0.5, which have a large inventory, it's not so easy to stop production. Re: PCF8563TS Lifecycle Status and Long-Term Availability Hello Victor,  Thank you for your interest in NXP Semiconductors products and for the opportunity to support you. We have products under longevity program which ensures a stable supply for the next 10-15 years.  Longevity program  However PCF8563TS is not part of the longevity program there is no discontinuation notice or last purchase date. Will depend on customer's demands Alondra_0-1784582617358.png Best regards, Alondra Technical Support NXP Semiconductors
記事全体を表示
i.MX95 FlexSPIブートイメージ用のAPPコンテナソフトウェアバージョンを更新できません こんにちは、専門家の皆様。 i.MX95プラットフォームの開発を進めており、ROLLBACK_INDEX_IN_CONTAINERを使ってロールバック保護を有効にしています。 local.confに以下の変数を追加しました。 export ROLLBACK_INDEX_IN_CONTAINER = "1" この値はビルドプロセス全体に伝播され、ビルドログにはmkimage_imx8が「1」で呼び出されたことが記録されています。 eMMCブートイメージを構築する際、生成されたイメージを解析するとコンテナソフトウェアのバージョンが正しく更新されていることが確認されます。  if [ 1 ]; then \ ./../mkimage_imx8 -soc IMX9 -cntr_version 2 -sw_version 1 -c \ -ap bl31.bin a55 0x8A200000 \ -ap u-boot-hash.bin a55 0x90200000 \ -ap tee.bin a55 0x8C000000 \ -out u-boot-atf-container.img; \   しかし、FlexSPIのブートイメージ(imx-boot-imx95-19x19-verdin-fspi.bin-flash_a55_flexspi)を構築する際には、画像を解析してもデフォルトのソフトウェアバージョンが報告されます ./mkimage_imx8 -soc IMX9 -parse imx-boot-imx95-19x19-verdin-fspi.bin-flash_a55_flexspi SOC: IMX9 Input container binary to be parsed: imx-boot-imx95-19x19-verdin-fspi.bin-flash_a55_flexspi ********************************* * * * APP CONTAINER 1 * * * ********************************* Length: 0X320 (800) Tag: 0X87 Version: 0X2 Flags: 0X10 Num images: 6 Fuse version: 0 SW version: 0X0 Sig blk offset: 0X310 iMX95/soc.mak で興味深い点に気づきました。flash_a55_flexspi のビルド時に sw_version が含まれていないのです。 flash_a55_flexspi: $(MKIMG) $(AHAB_IMG) $(MCU_IMG) $(SPL_A55_IMG) $(OEI_IMG_M33) fcb.bin u-boot-atf-container.img ./$(MKIMG) -soc IMX9 -cntr_version $(CTNR_VERSION) $(XSPI_FAST_HASH) -dev flexspi -append $(AHAB_IMG) -c $(OEI_OPT_M33) -msel $(MSEL) \ -m33 $(MCU_IMG) 0 $(MCU_TCM_ADDR) \ -ap $(SPL_A55_IMG) a55 $(SPL_LOAD_ADDR_M33_VIEW) $(V2X_DUMMY) -fcb fcb.bin $(FCB_LOAD_ADDR) -out flash.bin $(call append_container,u-boot-atf-container.img,1) $(call append_fcb) 私の質問は以下のとおりです。 FlexSPIのブートイメージのソフトウェアバージョンを更新するROLLBACK_INDEX_IN_CONTAINER期待されていますか? FlexSPIイメージは、ロールバックインデックスやソフトウェアバージョンを別々に設定する必要がある別のコンテナ生成フローに従っているのでしょうか? これは、i.MX95のimx-mkimageビルドフローにおける既知の制限事項または問題でしょうか? もしi.MX95でFlexSPIブートイメージのROLLBACK_INDEX_IN_CONTAINERを成功裏に有効にした方がいれば、予想されるフローや追加設定について教えていただけますか? よろしくお願いいたします! よろしくお願いいたします。 アルン・クマール Re: Unable to update APP container software version for i.MX95 FlexSPI boot image こんにちは、@arun16598さん FlexSPIイメージはAHABフォーマットの別のバリエーションではなく、まずブートコンテナを生成し、次にU-Boot/ATFコンテナを追加するという複合的なプロセスを採用しています。あなたの-sw_version 1はu-boot-atf-container.imgに設定されています。ただし、flash_a55_flexspiが最初に作成するSM/M33、OEI、SPL、FCBを含むAPPコンテナは-sw_versionオプションを通さないため、そのコンテナは依然としてSWバージョン0を表示します。ROLLBACK_INDEX_IN_CONTAINERはセカンダリのU-Boot/ATF APPコンテナを生成するために使われますが、flash_a55_flexspiが作成したプライマリAPPコンテナには渡されません。最初のFlexSPI APPコンテナに同じソフトウェアバージョンが必要な場合は、flash_a55_flexspiのmkimage_imx8呼び出しに-sw_version $(ROLLBACK_INDEX_IN_CONTAINER)を追加する必要があります。 真の AHAB アンチロールバックの強制が目的であれば、確認および設定すべき重要な設定はsw_versionだけでなくfuse_versionと-fuse_versionです。S PSDKのi.MX95アンチロールバックの例では、OEMアンチロールバックはAHABコンテナYAMLで指定されたfuse_versionを使用し、そのバージョンはその後ELEのOEM_FW_FUSEコミットプロセスを介して送信されることが明確に示されています。 よろしくお願いします、 志明
記事全体を表示
KW47拡張広告 こんにちは、 私が使っているSDKのバージョンは26.06です。 ルーチンは kw47loc_loc_reader_freertos です。 #define gAppIsPeripheral_d                   1U   BluetoothLEHost_StartExtAdvertising の呼び出しの戻り値は 4(gBleFeatureNotSupported_c) であることが判明しました。 拡張広告を利用したいです。どうかサポートしてください。   よろしくお願いします!   Re: KW47 extended advertising こんにちは、 あなたの調子が良いといいのですが。 サンプルコードにどのような変更を加えましたか?アプリケーション内で拡張広告を設定するには、最初のステップはGap_SetExtAdvertisingParametersで拡張広告パラメータを設定し、Gap_SetExtAdvertisingDataを呼び出して広告データを設定することです。 セットアップ手順とパラメータの詳細については、こちらのガイドをご覧ください: 拡張広告 — MCUXpresso SDKドキュメント   お役に立てば幸いです! よろしくお願いします、 アナ・ソフィア。 Re: KW47 extended advertising こんにちは、 私が使っているSDKバージョンは26.06です。インポートされたルーティンはkw47loc_loc_reader_freertosです。 ルーチン内のgAppIsPeripheral_dのマクロ定義を1に修正し、同時にBluetoothLEHost_AppInit関数にBleApp_Start()を追加します。 他に何も変更されていません。 BluetoothLEHost_StartExtAdvertising の呼び出しの戻り値は 4(gBleFeatureNotSupported_c) であることが判明しました。 wjw2026_1-1784164794603.png wjw2026_0-1784164779249.png   よろしくお願いします! Re: KW47 extended advertising こんにちは、 @wjw2026 さん。 拡張広告ガイドの手順を踏めたかどうか確認していただけますか?拡張広告のペリフェラル設定にはいくつかの必要なステップがあり、それらの設定を確認することで、観察している動作のトラブルシューティングに役立つかもしれません。 よろしくお願いします、 アナ・ソフィア。
記事全体を表示
Clarification Required: QSPI Flash Capacity Mismatch Between Datasheet and Actual Hardware Hello NXP Team, I have purchased a board with the specified part number, and I noticed a discrepancy regarding the onboard QSPI flash capacity. MCIMX6ULL-EVK  The datasheet states that the board includes 256 MB QSPI flash. However, when I check the flash size from the operating system, it reports only 32 MB. To verify this, I downloaded the design files and checked the BOM. I also looked up the same flash device part number on DigiKey and Mouser, and both list it as 256 Mbit flash memory, which corresponds to 32 MB, not 256 MB. I purchased the board through the Element14 distributor. Could you please clarify whether: The datasheet contains a typo and should state 256 Mbit instead of 256 MB? Or is there another explanation for why the datasheet and the actual hardware appear to use different storage classifications? From my investigation, it appears that the installed flash device is 256 Mbit (32 MB) rather than 256 MB. I would appreciate your confirmation. Thank you. i.MX6UL Re: Clarification Required: QSPI Flash Capacity Mismatch Between Datasheet and Actual Hardware You are right, I will report it to related team, it is 256Mbit, that means 32MB.
記事全体を表示
PCF8563TSのライフサイクル状況と長期的な供給状況 こんにちは.... 現在、 PCF8563TS RTCを製品の一つに使用しており、その長期的なライフサイクル状況をよりよく理解したいと考えています。 過去には、私たちの製品は PCF8563BSをベースにしており、最終的にはエンド・オブ・ライフ(EOL)に達しました。その結果、別のパッケージへの移行のためにハードウェアの全面的な再設計を行い、追加のエンジニアリング作業、検証、製造コストが発生しました。 こうした過去の経験を踏まえ、私たちは以下の点について質問したいと思います。 PCF8563TSがEOL(販売終了)またはNRND(新製品化)に近づいている兆候はありますか? このデバイスの長期的な供給計画はありますか? NXPは今後の製品ライフサイクルやロードマップについて何かCAN情報を共有できますか? PCF8563TSで新製品をデザインするお客様におすすめはありますか? 今後の計画は変更される可能性があることは理解していますが、この装置の期待される寿命に関する指針があれば、デザイン上の判断を下し、将来の再設計リスクを減らすのに役立ちます。 再開まで今しばらくお待ちください。 Re: PCF8563TS Lifecycle Status and Long-Term Availability 調べてみたところ、PCF8563TS $0.5のように在庫が多いチップでは、生産を止めるのは簡単ではありません。 Re: PCF8563TS Lifecycle Status and Long-Term Availability こんにちは、ビクターさん。 NXPセミコンダクターズの製品にご関心をお寄せいただき、またサポートの機会をいただきありがとうございます。 今後10〜15年間安定した供給を保証する長寿命プログラムの製品もあります。 長寿プログラム しかしPCF8563TSは長寿プログラムには含まれておらず、販売終了の通知や最終購入日はありません。お客様の要望次第です Alondra_0-1784582617358.png 敬具 アロンドラ 技術サポート NXPセミコンダクターズ
記事全体を表示
DSP实现方式:微控制器或FPGA 大家好,我知道这个话题在这个子版块已经被反复讨论过了,但我只是想从这个领域的专家那里得到一些特定领域的建议。我想知道的是,如果我对通信领域的 DSP 应用感兴趣,并且想从事相关的实现工作,那么花时间学习微控制器编程是否值得?我是一名电子与计算机工程专业的本科生,所以我想知道我是否应该直接专注于FPGA,说实话,我对FPGA更感兴趣。我很困惑,因为我看到有人建议说,要使用现在越来越多地采用的片上系统 (SoC),确实需要具备嵌入式软件编程技能。 如果这个问题很重复,我真的非常抱歉!我一直没能找到关于此事的合适答案,现在我可能需要稍微调整一下优先事项。非常感谢您的建议! Re: DSP Implementation: Microcontrollers or FPGAs 你好@endros , 如果您主要对通信领域的 DSP 感兴趣,那么专注于 FPGA 绝对是值得的,特别是对于高吞吐量或实时实现而言。也就是说,掌握基本的嵌入式 C 技能仍然很有用,因为许多 SoC/FPGA 平台都涉及软件控制、驱动程序和系统集成。我会优先学习 FPGA/DSP 基础知识,但也会花足够的时间学习 MCU 编程,以便熟悉嵌入式工作流程。你不需要成为一名纯粹的嵌入式软件工程师,但也不应该完全忽视它。 希望对您有所帮助。 BR 塞莱斯特
記事全体を表示
I.MX6 VPUエンコーディング機能 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> カメラ画像ストリームからH.264へのエンコードを行うためのi.mx6 VPUの評価を行っています。 私はi.MX6でのストリームエンコーディングは全くの初心者なので、センサの選択に惹かれました。私はその点に関して少し疑問を持っています。 1. VPUがH.264エンコーディングでサポートする最大解像度はどれくらいですか? 2. H.264エンコーディングにおいて、最大解像度でサポートされる最大フレームレートはどれくらいですか? 3. VPUがH.264エンコーディングでサポートする入力カラースペースは何ですか? 4. 例えば640×480ピクセルの解像度が低い場合、H.264エンコードで1920×1080ピクセルと比べてより高いフレームレートを得られるのでしょうか? 5. フレームレートはビットレートによって制限されますか? 6.IPUからVPUへストリームをルーティングしてエンコードすることは可能ですか? ありがとうございます グナ グラフィックスとディスプレイ i.MX6Quad Linux マルチメディア Yocto Project Re: I.MX6 VPU Encoding Features こんにちは、アルトゥール 1920x1080 30FPSの動画をデコードしながら、同時に1920x1080 30FPSの動画をエンコードすることは可能ですか?また、この情報が真実であるかどうかについて、文書に明記されていないのでしょうか? Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 本当にありがとうございます Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 1.ホリソント解像度は1080ピクセルに制限されていますが、MJPEGのBPプロファイルでは最大8192x8192ピクセルまで画質が設定可能です。 2. ピクセル/秒と動作周波数の直接的な仕様はありません。さらに、VPUのスループットはエンコード処理とデコード処理で異なる。1つの1920x1080@30fpsストリームをエンコードし、1つの1920x1080@30fpsストリームと1つのD1@30fpsストリームをデコードすることができます。 アルトゥール Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> アルトゥール・ペトゥホフ、 ご回答ありがとうございます。 念のため確認ですが、VPUで1600 x 1200(UXGA)h264エンコーディングが@ 352Mhzでもできないということですか? VPUの動作周波数におけるスループットの計算方法は?266MHz動作時のスループットは約72,576,000ピクセル/秒だと読みました。これについて手伝ってもらえますか? Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> Q1.VPUがH.264エンコードでサポートする最大解像度はどれくらいですか? Q2.H.264エンコーディングにおいて、最大解像度でサポートされる最大フレームレートはどれくらいですか? A1-2。i.MX6シリーズプロセッサのビデオ処理ユニット(VPU)は 最大1920x1080@30fpsの解像度/フレームレートでビデオストリームをエンコード/デコードします。 Q3.H.264エンコーディングにおいて、VPUがサポートする入力カラースペースは何ですか? A3. サポートされている入力カラースペースは、MJPEG コーデックを除き YUV4:2:0 です。 4:2:0、4:2:2、2:2:4、4:4:4、4:0:0をサポートしています。 Q4.例えば640×480ピクセルの解像度が低い場合、H.264エンコードで1920×1080ピクセルと比べてより高いフレームレートを得られるのでしょうか? A4. はい。 Q5.フレームレートはビットレートによって制限されますか? A5. エンコードされたビデオストリームのビットレートのことでしょうか?もしそうなら、答えはこうです:フレームレートとビットレートの間に直接的な関係はなく、結果となるビットレートは主に使用されるコーデックとエンコードプロファイルに依存します。 Q6.IPUからVPUへストリームをルーティングしてエンコードすることは可能ですか? A6. はい、システムメモリ内のフレームバッファを使用すれば可能です。例えば、IPUはカメラでキャプチャしたフレームをダブルバッファ方式を用いてシステムメモリに保存し、その後VPUがそこからフレームを取り出してエンコードする。 すてきな一日を、 アルトゥール ----------------------------------------------------------------------------------------------------------------------- 注:この記事があなたの質問への回答になっている場合は、「正解」ボタンをクリックしてください。ありがとう! ----------------------------------------------------------------------------------------------------------------------- Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> ありがとう。私はそれを使って遊び始めました。 Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 答えは教えられない。 http://www.chipsnmedia.com/ に連絡してみて。 調べた参考文献も答えは出ていません。 http://www.chipsnmedia.com/data/goodsImages/1289972906&&CNM_Brochure_CODA960.pdf https://community.nxp.com/external-link.jspa?url=http %3A% 2F %2Fwww.chipsnmedia.com% 2Fsupport %2Fdown% 2Fcnm-codadx6-datashe… 船内で試してみることをおすすめします。 Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 杜武、 もしそうなら、640 x 480 @ 90fpsで実現することは可能でしょうか? ありがとうございます グナ Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> #1 最大ビットレートや最大クロック周波数は気にしません。 h264エンコードの場合、 1920*1080*30以下の通常の「幅*高さ*フレームレート」であれば問題ないと思います。 #2 i.MX プラットフォームにはDMAやキャッシュの整合性を扱う「物理メモリ 割り当てAPI」が必要です。 「IPU出力」と「VPU入力」が同じメモリと画像フォーマットを共有している場合、コピーや変換は不要です。 Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 杜武、 ご返信ありがとうございます。 いくつか疑問があります。 1.4と5については、 制限が幅×高さ×fpsの場合、VPUがサポートする最大ビットレートはどれくらいですか?ドキュメントには記載されていませんでした。私の知る限り、VPUの動作速度は最大352MHzまで上がることがあります。 2. 6の場合、 SDMAはこれに使えますか?はいの場合、何か制限事項はありますか? ありがとうございます グナ Re: I.MX6 VPU Encoding Features <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 略して: #1,2 1920x1080@30fps #3 YUV422(NV12)、YUV420 #4,5 制限値は「幅×高さ×フレームレート」だと思います。 #6 フォーマット変換かmemcpyが必要になるかもしれません。 詳細は以下をご覧ください。 http://www.nxp.com/webapp/Download?colCode=L4.1.15_1.1.0_LINUX_DOCS&Parent_nodeId=1337699481071706174845&Parent_pageType…
記事全体を表示
IMX95LPD5EVK-19CM: UUU eMMC flash of L6.18.2 fails (LIBUSB errors on Linux and Windows) Hello NXP team, I need help upgrading IMX95LPD5EVK-19CM from the factory BSP to LF_v6.18.2-1.0.0 for eIQ Neutron NPU YOLO inference. UUU eMMC flashing fails on both Linux and Windows with different libusb errors at SDPS:boot. Details below. --- ## 1. Hardware | Item | Detail | |------|--------| | Board | IMX95LPD5EVK-19CM (i.MX 95 19×19 EVK, SOM + baseboard) | | Yocto machine / hostname | imx95-a1-19x19-lpddr5-evk | | Silicon | i.MX 95 A1 | | Storage | 64 GB eMMC (factory pre-flashed Linux) | | Power | 12 V on J5, SW4 ON | | Debug | J31 USB-C → host (serial, 115200) | | Flash port | J8 USB1 OTG USB-C → host | | Camera | Logitech C920 on J7 (/dev/video13) | --- ## 2. Software versions ### Current (factory eMMC — Linux boots normally) | Component | Version | |-----------|---------| | BSP | LF6.12.34_2.1.0 | | Kernel | 6.12.34-lts-next-gbe78e49cb433 | | Boot cmdline | root=/dev/mmcblk0p2 | | Neutron delegate | v1.0.0-be8bf399 | | libneutron_delegate.so | /usr/lib/libneutron_delegate.so | | Host converter (old) | eIQ Toolkit 1.17 / neutron-converter 2.1.3 | ### Target (downloaded, not yet flashed to eMMC) | Component | Version / file | |-----------|----------------| | BSP release | LF_v6.18.2-1.0.0 (SCR-6.18.2-1.0.0) | | Kernel (expected) | 6.18.2-1.0.0 | | Image package | LF_v6.18.2-1.0.0_images_IMX95 | | Boot image | imx-boot-imx95-19x19-lpddr5-evk-sd.bin-flash_all | | Rootfs | imx-image-full-imx95evk.wic (~11 GB) | | Neutron delegate (expected) | v1.0.0-7399a58e | | Host converter (ready on host) | eIQ Neutron SDK 3.0.1 (converter 3.0.1+0Xd5d7918e) | Reference: NXP forum engineer (Zhiming_Liu) validated YOLOv8m on i.MX95 with L6.18.2 + eIQ Neutron SDK 3.0.1 + delegate 7399a58e. --- ## 3. Application goal USB webcam person detection with YOLO (v8n / v11n) using: - INT8 TFLite export (Ultralytics) - neutron-converter --target imx95 - tflite_runtime + libneutron_delegate.so on board On current BSP (6.12.34): - NXP forum yolov8m_full_integer_quant_converted.tflite → SEGFAULT on NPU invoke (exit 139) - Custom yolov8n_neutron.tflite → invoke OK but 0 person detections - Headless backbone on NPU → constant garbage output (~1.13); CPU split pipeline works (56–90% detections) Conclusion: need L6.18.2 BSP on eMMC before NPU models converted with SDK 3.0.1 can be validated. --- ## 4. Host setup | Host | UUU version | Path | |------|-------------|------| | Ubuntu 24.04 (x86_64) | libuuu_1.5.243-0-g230f1b1 | /usr/local/bin/uuu | | Windows 10/11 | libuuu_1.5.243-0-g230f1b1 | uuu.exe (from mfgtools uuu_1.5.243 release) | Image directory on both hosts: LF_v6.18.2-1.0.0_images_IMX95 --- ## 5. Boot switch SW7 (per IMX95LPD5EVK-19CM QSG, 1=ON 0=OFF) | Mode | SW7-1 | SW7-2 | SW7-3 | SW7-4 | |------|-------|-------|-------|-------| | Serial Download (UUU) | 1 | 0 | 0 | 1 | | eMMC boot (normal) | 1 | 0 | 1 | 0 | eMMC boot (SW7=1010) works normally. Full power cycle performed before each SW7 change. --- ## 6. Flash procedure (eMMC via UUU) Board preparation (same for Linux and Windows): - SW7 = 1001 (Serial Download) - J8 (USB1 OTG) connected to host PC (not J31) - J31 connected for optional serial console - J5 12 V power connected - Board powered ON when uuu displays "Wait for Known USB Device" Command: uuu -b emmc_all imx-boot-imx95-19x19-lpddr5-evk-sd.bin-flash_all imx-image-full-imx95evk.wic (Linux: sudo uuu ... | Windows: uuu.exe ... from image directory) --- ## 7. UUU errors — Linux (Ubuntu 24.04) sudo /usr/local/bin/uuu -b emmc_all \ imx-boot-imx95-19x19-lpddr5-evk-sd.bin-flash_all \ imx-image-full-imx95evk.wic Output: uuu (Universal Update Utility) for nxp imx chips -- libuuu_1.5.243-0-g230f1b1 Success 0 Failure 1 1:6-E3C50910 1/1 [HID(W): LIBUSB_ERROR_NO_DEVICE (-4)] SDPS: boot -scanterm -f imx-boot-imx95-19x19-lpddr5-evk-sd.bin-flash_all ... Notes: - lsusb briefly shows NXP USB device (1fc9:015d) in SDP mode - uuu sometimes prints "New USB Device Attached" then fails at SDPS: boot - Without sudo: permission denied (errno=13) - eMMC was not modified (flash did not complete) --- ## 8. UUU errors — Windows Host: Windows 10/11, PowerShell, uuu.exe 1.5.243 Working directory: C:\Users\Hardware.Team\Downloads\LF_v6.18.2-1.0.0_images_IMX95 ### Attempt — flash_all (expected correct boot image) PS C:\Users\Hardware.Team\Downloads\LF_v6.18.2-1.0.0_images_IMX95> & '..\uuu (2).exe' -b emmc_all imx-boot-imx95-19x19-lpddr5-evk-sd.bin-flash_all imx-image-full-imx95evk.wic uuu (Universal Update Utility) for nxp imx chips -- libuuu_1.5.243-0-g230f1b1 Success 0 Failure 1 1:3-E3C50910 1/1 [HID(W): LIBUSB_ERROR_PIPE (-9)] SDPS: boot -scanterm -f imx-boot-imx95-19x19-lpddr5-evk-sd.bin-flash_all ... Summary of USB errors across hosts: | Host | Boot image | libusb error | |------|------------|--------------| | Ubuntu 24.04 | flash_all | LIBUSB_ERROR_NO_DEVICE (-4) | | Windows | flash_all | LIBUSB_ERROR_PIPE (-9) | All failures occur at the same step: SDPS: boot (before eMMC write progress). --- ## 9. What works today - SW7=1010 → boots factory eMMC Linux (6.12.34) normally - SSH over eth0 works - USB webcam (/dev/video13) detected - libneutron_delegate.so present (be8bf399) - CPU-side inference validated; NPU output incorrect on current BSP --- ## 10. Questions for NXP 1. For SDPS:boot failures with uuu 1.5.243 on IMX95LPD5EVK-19CM (A1), device 1fc9:015d, SW7=1001, J8 — what causes LIBUSB_ERROR_NO_DEVICE (-4) on Linux vs LIBUSB_ERROR_PIPE (-9) / LIBUSB_ERROR_IO (-1) on Windows? 2. Are there known uuu 1.5.243 + IMX95 A1 compatibility requirements (driver, WinUSB/Zadig on Windows, udev rules on Linux)? 3. Confirm imx-boot-imx95-19x19-lpddr5-evk-sd.bin-flash_all + imx-image-full-imx95evk.wic is the correct pair for IMX95LPD5EVK-19CM eMMC flash (not sd-ecc unless ECC RAM). 4. Any known Neutron delegate differences between be8bf399 (6.12.34) and 7399a58e (6.18.2) affecting YOLOv8 INT8 models? 5. Is there an alternative supported method to flash L6.18.2 to eMMC if UUU USB path fails on both Linux and Windows? --- ## 11. Logs available on request - Full uuu verbose log: uuu -v -b emmc_all ... (Linux and Windows) - Host lsusb / Device Manager / dmesg when board enters SDP mode - Serial console log (factory eMMC boot — working) - Board: uname -r, strings libneutron_delegate.so, NPU test results on 6.12.34 Thank you for guidance on completing the eMMC upgrade to L6.18.2-1.0.0 for Neutron NPU development. Best regards Re: IMX95LPD5EVK-19CM: UUU eMMC flash of L6.18.2 fails (LIBUSB errors on Linux and Windows) The A1 silicon of the i.MX 95 is no longer supported from our latest BSPs, 6.12.34 seems to be last one supporting A1. There is no workaround, you can't make the latest BSP work on A1 silicon, you need to upgrade your EVK with a new daughter card. The A1 silicon card is blue, the B0 silicon card is green. I didn't test a UUU download onto an old EVK using the 6.18.2 .wic image, but I expect that it fails the same way as it fails on your side. I'll do this in the next days. You could do a test with an SD-Card, program the .wic image on your PC to an SD-Card and try to run it on your EVK with boot mode set to SD-Card. Regards, Bernhard. Re: IMX95LPD5EVK-19CM: UUU eMMC flash of L6.18.2 fails (LIBUSB errors on Linux and Windows) Hello, Thanks for response. i have another query regrading same board. I am trying to run an M7 application on IMX95LPD5EVK-19 following AN14748, but I cannot flash flash.bin with UUU. The board is detected briefly, then SDPS boot fails immediately. Hardware: IMX95LPD5BB-19 REV A1 (2024 NXP B.V.) Boot switch (SW7[1:4]): 1001 (Serial Download) Target: eMMC Host: Ubuntu Linux UUU: libuuu_1.5.243-0-g230f1b1 SDKs tried (MCUXpresso SDK Builder): SDK_26.06.00_IMX95LPD5EVK-19 SDK_2.15.000_IMX95LPD5EVK-19 Both produce the same result. Command: cd IMX95LPD5EVK/build_/tmp/deploy/images/imx95-a1-19x19-lpddr5-evk sudo uuu -b emmc flash.bin   Error: Success 0 Failure 1 1:2-E3C50910 1/ 1 [HID(W): LIBUSB_ERROR_NO_DEVICE (-4)] SDPS: boot -f flash.bin   Steps followed (per AN14748): Set SW7 = 1001 with board powered off Connect USB to host Run sudo uuu -b emmc flash.bin Power-cycle board Fails at SDPS boot every time Questions: Which MCUXpresso SDK version is validated for IMX95LPD5BB-19 REV A1 M7 flashing? Is build target imx95-a1-19x19-lpddr5-evk correct for this hardware? Any known UUU issues or extra steps beyond AN14748 for this board revision? Should I use -b emmc or -b sd first, and which USB port should be used?
記事全体を表示
IMXRT EDMA error IRQ handler is not implemented in the SDK Hi, The IMXRT EDMA API in the SDK seems to handle "happy case" interrupts correctly.  However, there doesn't seem to be any provision for handling error interrupts.  Not only that, but it appears there is one global DMA_ERROR_IRQHandler for all DMA.  So if you're using both DMA0 and DMA1, when things are "happy" the DMA0/DMA1 IRQHandler would be called and the SDK can distinguish which DMA got the happy interrupt.  However, if there's a DMA error, since there's one global error interrupt handler, there's no easy way to know which DMA (0 or 1 or whatever) the error happened on. As in my previous question about LPUART error IRQ handling.  Why isn't this baked into the SDK to handle DMA errors and call appropriate callbacks?  Now I have to figure out how to determine which DMA the error is on by hand and call special handling outside the SDK instead of just having it call a callback for me. For an SDK that is supposed to be usable in production code, there seem to be a lot of missing robustness features, and I'm betting most people are just assuming these errors are handled under the hood by the SDK, and they don't think about the fact that they really aren't. -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK Dear @nxp16 , Which i.MX RT device are you using? When you mention DMA0 and DMA1, are you referring to two DMA channels rather than two DMA controller peripherals? Not all i.MX RT devices have two eDMA controllers. For example: i.MX RT1180 contains two eDMA controllers. In the startup file (for example, startup_mimxrt1189_cm33.c), you can find two DMA error handlers: DMA_ERROR_IRQHandler and DMA4_ERROR_IRQHandler. i.MX RT1050 contains only one eDMA controller. In the startup file (for example, startup_mimxrt1052.c), there is only one DMA error handler: DMA_ERROR_IRQHandler. In general, DMA errors are relatively infrequent events. From the hardware architecture perspective, channel error status is aggregated into a module-level error request, which triggers the DMA error interrupt. Therefore, the software must examine each channel's error status register (for example, CHn_ES) to determine which specific channel caused the error. Best Regards, Shelly Zhang Re: IMXRT EDMA error IRQ handler is not implemented in the SDK Sorry, I meant channel.  I'm using IMXRT1172. Wouldn't DMA errors occur if there was a problem with whatever peripheral it was being used with?  I.e. if it was LPSPI with DMA wouldn't any SPI errors cause a DMA error?  If not, then do SPI errors when using DMA trigger a SPI error interrupt? Thanks, -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK I figured as much.  In that case, the SDK's transfer API is even less robust.  Having to handle peripheral and DMA errors outside the SDK requires quite a bit of extra work, including somewhat hacky overriding of the default IRQ handlers and making sure they still call into the SDK handlers after processing any errors.  The fact that this stuff isn't part of the SDK transfer API is very discouraging. Re: IMXRT EDMA error IRQ handler is not implemented in the SDK Dear @nxp16 , No. A peripheral error occurring while using DMA does not necessarily mean that the DMA controller itself will report an error. In most cases, SPI errors and DMA errors are handled by two separate status and interrupt mechanisms. DMA reports only DMA-, bus-, or transfer-layer errors. Protocol-level or FIFO-related errors in LPSPI should be handled through the LPSPI peripheral's own status flags and error interrupts. Operating in DMA mode does not automatically convert all SPI errors into DMA errors. Best Regards, Shelly Zhang Re: IMXRT EDMA error IRQ handler is not implemented in the SDK Dear @nxp16 , I understand your concern, and I agree that handling peripheral error conditions separately from the SDK transfer API can increase the amount of application-level code required. Thank you for the feedback. I will pass your comments to the SDK team. Best Regards, Shelly Zhang Re: IMXRT EDMA error IRQ handler is not implemented in the SDK Actually, it's worse than I thought.  Using the EDMA LPSPI transfer API makes it impossible to catch SPI errors because the function that LPSPI_MasterTransferEDMA calls, LPSPI_PrepareTransferEDMA. disables ALL SPI interrupts.  So it's impossible to enable the error interrupts before calling it, because it disables them again, and it's too late afterward because the SPI EDMA transfer is already taking place.  This is a major bug in this API. -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK Yes, that is exactly what I had to do for now as a workaround.  However, editing the SDK files is not really a good solution, as they can change on update of the SDK unfortunately. Thanks, -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK Dear @nxp16 , Thank you for pointing this out. I checked the implementation of LPSPI_PrepareTransferEDMA(LPSPI_Type *base),  and I do see that it calls LPSPI_DisableInterrupts(base, (uint32_t)kLPSPI_AllInterruptEnable): ShellyZhang_0-1784514572337.png As a workaround, you may consider modifying this section of the driver so that it does not disable the Transmit Error Interrupt and Receive Error Interrupt. In other words, instead of disabling kLPSPI_AllInterruptEnable , only disable the interrupts that are required for the EDMA transfer operation while keeping the error interrupts enabled. You can try removing LPSPI_IER_TEIE_MASK and LPSPI_IER_REIE_MASK. ShellyZhang_1-1784514923801.png
記事全体を表示
Config Tools for i.MX Config Tools for i.MX 26.06  in this tool i.mx952 not working also 95 , error : cannot download the processor database. Re: Config Tools for i.MX Hi @onkarbhalerao, Thank you for contacting NXP Support. I have tested this on my side and did not observe any issues. Could you please double check your internet connection and try again? If the issue persists, you can manually download the required files using the MCUXpresso SDK Builder Best regards, Chavira
記事全体を表示
I.MX6 VPU Encoding Features We are evaluating i.mx6 VPU for encoding to H.264 from camera image stream. As I am totally new to stream encoding in i.MX6, I am struck in choosing sensor. I am I have some doubts on that front. 1. What is the maximum resolution supported by VPU for H.264 encoding? 2. What is the maximum frame rate supported at maximum resolution for H.264 encoding? 3. What are input color space supported by VPU for H.264 encoding? 4. If you have less resolution say 640*480 pixels, can we get more frame rate compared to 1920*1080 pixels for H.264 encoding? 5. Is frame rate is limited by bit rate? 6. Is it possible to route stream from IPU to VPU for encoding? Thanks, Guna Graphics & Display i.MX6Quad Linux Multimedia Yocto Project Re: I.MX6 VPU Encoding Features Hi Artur is it possible to encode 1920x1080 30 FPS video while 1920x1080 30FPs video is decoded? Also no document specify this information if its true? Re: I.MX6 VPU Encoding Features Thank you so much Re: I.MX6 VPU Encoding Features 1. The horisontal resolution is limited to 1080 pixels except of the MJPEG BP profile where the maximum picture size can be up to 8192x8192 pixels. 2. There is no direct pixels/s vs operating frequency specification. Moreover, the VPU throughput is different for encoding and decoding operations. It can encode one 1920x1080@30fps stream and decode one 1920x1080@30fps stream plus one D1@30fps stream. Artur Re: I.MX6 VPU Encoding Features Artur Petukhov, Thank you for the response. Just to clarify, Does it mean that I cannot do 1600 x 1200 (UXGA) h264 encoding with VPU even if it runs @ 352Mhz? How to calculate the throughput for VPU operating frequency?. I read for 266Mhz operating the throughput is around 72,576,000 pixels/s. Can you help me on this? Re: I.MX6 VPU Encoding Features Q1. What is the maximum resolution supported by VPU for H.264 encoding? Q2. What is the maximum frame rate supported at maximum resolution for H.264 encoding? A1-2. The Video Processing Unit (VPU) of i.MX6 series processors can encode/decode a video streams at up to 1920x1080@30fps resolution/frame rate. Q3. What are input color space supported by VPU for H.264 encoding? A3. Supported input color space is YUV4:2:0 except of the MJPEG codec that supports 4:2:0, 4:2:2, 2:2:4, 4:4:4 and 4:0:0. Q4. If you have less resolution say 640*480 pixels, can we get more frame rate compared to 1920*1080 pixels for H.264 encoding? A4. Yes. Q5. Is frame rate is limited by bit rate? A5. Do you mean the bit rate of encoded video stream? If so, the answer is: there is no direct relation between frame rate and bit rate, the resulting bit rate mostly depends on the codec and encoding profile used. Q6. Is it possible to route stream from IPU to VPU for encoding? A6. Yes, it is possible using the frame buffer in system memory. For example, IPU stores the frames, captured by camera, to system memory using the double-buffer scheme, then VPU takes the frames to encode from there. Have a great day, Artur ----------------------------------------------------------------------------------------------------------------------- Note: If this post answers your question, please click the Correct Answer button. Thank you! ----------------------------------------------------------------------------------------------------------------------- Re: I.MX6 VPU Encoding Features Thank you. I am started playing with that. Re: I.MX6 VPU Encoding Features I can't give you the answer, you can contact the http://www.chipsnmedia.com/. All the reference I searched can't answer it either. http://www.chipsnmedia.com/data/goodsImages/1289972906&&CNM_Brochure_CODA960.pdf https://community.nxp.com/external-link.jspa?url=http%3A%2F%2Fwww.chipsnmedia.com%2Fsupport%2Fdown%2Fcnm-codadx6-datashe… I suggest you try it on board. Re: I.MX6 VPU Encoding Features Du wu, If that's the case, then is it possible to do 640 x 480 @ 90 fps? Thanks, Guna Re: I.MX6 VPU Encoding Features #1 I don't care the maximum bitrate or maximum clock freq, I just think any regular "width*height*fps" under "1920*1080*30" will be ok for h264 encoding. #2 The i.MX platform must have "physical memory allocator api" which handle DMA and cache coherent. If "IPU output" and "VPU input" share the same memory and the same image format, no copy or convertion is required. Re: I.MX6 VPU Encoding Features Du wu, Thank you for the reply. I have some doubts, 1. For 4 &5,       If the limit is width * height * fps, then what is the maximum bit rate supported by VPU?.I cound not find that in their doc. As far as I know, the speed of operation of VPU can go up to 352Mhz. 2. For 6,         Can SDMA be used for this? If Yes, Is there any limitation with that? Thanks, Guna Re: I.MX6 VPU Encoding Features for short: #1,2 1920x1080@30fps #3 YUV422(NV12), YUV420 #4,5 i think the limit is "width*height*fps". #6 i think you may need format convertion or memcpy. for detail: http://www.nxp.com/webapp/Download?colCode=L4.1.15_1.1.0_LINUX_DOCS&Parent_nodeId=1337699481071706174845&Parent_pageType…
記事全体を表示
S32K358 SWAP ABのMCAL-XDRC構成 以下の3つの質問に答えるのを手伝ってください。 1. 現在、SWAP機能を使用する必要があります。RMモジュール内のXDRCメモリ構成において、フラッシュBブロック:0x800000-0xbffffffを定義する必要はありますか? 2. HSEが占有しているフラッシュメモリ領域0x7D4000-0x7FFFFFをメモリ構成から削除する必要がありますか? 3. core0をOSを実行するプライマリコア、core2をアルゴリズムを実行するセカンダリコアと定義します。次に、Domain_Assgnment_0にCM7_0、CM7_1、GMAC、uSDHC、eDMAを割り当て、Domain_Assgnment_1にCM7_2を割り当てました。これは正しいでしょうか?実際のアプリケーションでは、使用されていないマスターコアを構成から省略できますか? Re: S32K358 SWAP AB的MCAL-XDRC配置 こんにちは、@scott071209 1.アプリケーションまたはブートローダーは、パッシブパーティション内の画像の詳細を消去、プログラム、検証、読み込みを行う必要があります。つまり、パッシブパーティションもXRDCでカバーされる必要があるということだ。 2. AB_SWAPファームウェアの場合、XRDCはリセット時に自動的に設定され、HSE FWアクティブフラッシュエリア、HSE FWパッシブフラッシュエリア、HSE FWデータフラッシュ、HSE UTESTエリアを保護します。この目的にはディスクリプタ12〜15が使われ、この構成はロックされているため、ユーザーが変更することはできません。詳細はHSEファームウェアのリファレンスマニュアルのセクションで確認できます: “14.6.3.3デフォルトのMRC 0構成(AB_SWAP)」 したがって、HSE資源を自社のXRDC構成でカバーする必要はありません。 3. はい、そのようなセットアップを利用できます。マスターが使われていない場合は、設定で省略できます。 ただし、HSEを使用する場合は、ドメイン3もHSE用に構成する必要があります。これはHSEリソースを保護するためではなく、HSEにユーザーデータへのアクセス権を与え、暗号操作を行うためのものです。 S32K358には4つのドメインがあり、HSEは常に利用可能な最高位のドメインに割り当てられます。S32K358の場合はドメイン3です。これは固定されているので、変更できません。RTDの新しいバージョンでは、HSEマスターはXRDC構成でリストにすら含まれていません。なぜなら再構成ができないからです。ドメイン3にHSEのみを配置したい場合は、このドメインにマスターを割り当てる必要はありません。HSE(健康・安全・環境)は既に自動的に組み込まれています。 以前のRTDバージョンでは、HSEを他のドメインに割り当てることが可能でしたが、そのような設定は効果がありませんでした。そのため、削除されました。 よろしくお願いいたします。 ルーカス
記事全体を表示
面向 i.MX 的配置工具 此工具中的 i.MX 26.06 配置工具 i.mx952 也无法工作,错误为:无法下载处理器数据库。 Re: Config Tools for i.MX 你好@onkarbhalerao , 感谢您联系恩智浦技术支持。 我这边已经测试过了,没有发现任何问题。 请您检查一下网络连接,然后重试。 如果问题仍然存在,您可以使用MCUXpresso SDK Builder手动下载所需文件。 此致, 查维拉
記事全体を表示
IMXRT EDMAエラーIRQハンドラはSDKには実装されていません こんにちは、 SDK内のIMXRT EDMA APIは「ハッピーケース」割り込みを正しく処理しているようです。しかし、エラー割り込みを処理するための仕組みは見当たらないようだ。それだけでなく、すべてのDMAに対して1つのグローバルなDMA_ERROR_IRQHandlerが存在するようです。例えばDMA0とDMA1の両方を使っている場合、状況が「良好」な状態にあるときにDMA0/DMA1のIRQHandlerが呼び出され、SDKがどのDMAがハッピーインタラプトを受け取ったかを識別できます。しかし、DMAエラーが発生した場合、グローバルなエラー割り込みハンドラが1つしかないため、どのDMA(0、1、またはその他)でエラーが発生したかを簡単に知る方法はありません。 以前の質問で、LPUARTエラーIRQ処理について質問したのと同様です。なぜこれがSDKに組み込まれていて、DMAエラーを処理したり適切なコールバックを呼び出したりしないのでしょうか?今は、エラーがどのDMAにあるかを手作業で特定し、SDK外の特別な処理を呼ぶ方法を考えなければなりません。単にコールバックを呼んでもらうのではなく。 本番コードで使えるはずのSDKにしては、堅牢性の機能が欠けているように思えますし、多くの人はこれらのエラーがSDKによって処理されていると思い込んでいて、実際にはそうではないという事実を考えていないのだと思います。 -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK @nxp16様、 どのi.MX RTデバイスをお使いですか?DMA0とDMA1の話ですが、2つのDMAコントローラペリフェラルではなく、2つのDMAチャネルのことを指していますか? すべての i.MX RTデバイスに2つのeDMAコントローラーがあるわけではありません。例えば: i.MX RT1180には2つのeDMAコントローラが含まれています。スタートアップファイル(例:startup_mimxrt1189_cm33.c)には、DMA_ERROR_IRQHandlerとDMA4_ERROR_IRQHandlerの2つのDMAエラーハンドラがあります。 i.MX RT1050にはeDMAコントローラが1つしかありません。起動ファイル(例えば、startup_mimxrt1052.c)では、DMAエラーハンドラはDMA_ERROR_IRQHandlerという1つだけです。 一般的に、DMAエラーは比較的まれなイベントです。ハードウェアアーキテクチャの観点からは、チャネルエラーの状態はモジュールレベルのエラー要求に集約され、DMAエラー割り込みを引き起こします。したがって、ソフトウェアは各チャネルのエラーステータスレジスタ(例えばCHn_ES)を調べ、どの特定のチャネルがエラーを引き起こしたかを特定しなければなりません。 よろしくお願いいたします。 シェリー・チャン Re: IMXRT EDMA error IRQ handler is not implemented in the SDK すみません、チャネルのことを言いました。私はIMXRT1172を使用しています。 もし使っていた周辺機器に問題があった場合、DMAエラーは起こるのではないでしょうか?つまり、LPSPIとDMAを組み合わせた場合、SPIエラーが発生するとDMAエラーも発生するのではないでしょうか?そうでない場合、DMA使用時のSPIエラーはSPIエラー割り込みをトリガーしますか? ありがとうございます -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK @nxp16様、 いいえ。DMA使用中に周辺エラーが発生しても、必ずしもDMAコントローラ自体がエラーを報告するわけではありません。ほとんどの場合、SPIエラーとDMAエラーは2つの別々のステータスおよび割り込み機構で処理されます。 DMAは、DMA、バス、または転送層のエラーのみを報告します。LPSPIにおけるプロトコルレベルまたはFIFO関連のエラーは、LPSPIペリフェラル自身のステータスフラグやエラー割り込みを通じて処理されるべきです。DMAモードで動作させた場合でも、すべてのSPIエラーが自動的にDMAエラーに変換されるわけではありません。 よろしくお願いいたします。 シェリー・チャン Re: IMXRT EDMA error IRQ handler is not implemented in the SDK やはりそうだったか。その場合、SDKの転送APIはさらに堅牢性が低くなります。SDK外でペリフェラルやDMAエラーを処理しなければならない場合、デフォルトのIRQハンドラをやや巧妙にオーバーライドしたり、エラープロセッシング後もSDKハンドラーに呼び出すようにするなど、かなりの追加作業が必要です。これらの機能がSDKの転送APIに含まれていないのは非常に落胆します。 Re: IMXRT EDMA error IRQ handler is not implemented in the SDK @nxp16様、 ご懸念は理解できますし、SDKトランスファーAPIと別にペリフェラルエラーを扱うことで必要なアプリケーションレベルのコード量が増えることに同意します。ご意見ありがとうございます。皆さんのご意見はSDKチームにお伝えします。 よろしくお願いいたします。 シェリー・チャン Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 実際は、思っていたよりもひどい。EDMA LPSPI転送APIを使用すると、LPSPI_MasterTransferEDMAが呼び出す関数LPSPI_PrepareTransferEDMAがすべてのSPI割り込みを無効にするため、SPIエラーを捕捉できなくなります。そのため、エラー割り込みを呼び出し前に有効にすることは不可能で、再度無効化され、SPI EDMA転送がすでに進行中なので遅すぎます。これはこのAPIの重大なバグです。 -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK はい、今のところはそれが回避策として私が取らざるを得なかった方法です。しかし、SDKファイルの編集はあまり良い解決策ではありません。残念ながらSDKの更新時にファイルが変更される可能性があるからです。 ありがとうございます -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK @nxp16様、 ご指摘ありがとうございます。 LPSPI_PrepareTransferEDMA(LPSPI_Type *base)の実装を確認したところ、LPSPI_DisableInterrupts(base, (uint32_t)kLPSPI_AllInterruptEnable)が呼び出されていることが分かりました。 ShellyZhang_0-1784514572337.png 回避策として、このドライバのセクションを変更して、送信エラー割り込みや受信エラー割り込みを無効化しないようにすることも検討できます。つまり、 kLPSPI_AllInterruptEnable を無効にするのではなく、EDMA転送操作に必要な割り込みのみを無効にし、エラー割り込みは有効のままにする。 LPSPI_IER_TEIE_MASKを外してみてLPSPI_IER_REIE_MASKてみてください。 ShellyZhang_1-1784514923801.png
記事全体を表示
i.MX8M Plus DDR4-3200 EVK Design file and DDR4 layout guide Hi , We want to design our product with i.MX8M Plus+DDR4.  Can NXP provide the design file(sch & .brd) of i.MX8M Pluse+DDR4-3200 and DDR4 layout giude doc to us? Re: i.MX8M Plus DDR4-3200 EVK Design file and DDR4 layout guide I am working on same approch.  FYI. The AI Robot Platform Based on i.MX 8M Plus  The "I-MX8MPLUS-ALROBOT-FORM" is DDR4 reference design.  You have to contact NXP to get access to those.  Re: i.MX8M Plus DDR4-3200 EVK Design file and DDR4 layout guide @seungyeon I already email and attach it to you, please have a check.
記事全体を表示
SDK 中未实现 IMXRT EDMA 错误 IRQ 处理程序。 您好, SDK 中的 IMXRT EDMA API 似乎能够正确处理“正常情况”中断。然而,似乎没有任何处理错误中断的机制。不仅如此,似乎所有 DMA 都只有一个全局的 DMA_ERROR_IRQHandler。因此,如果您同时使用 DMA0 和 DMA1,当一切正常时,DMA0/DMA1 IRQHandler 将被调用,SDK 可以区分哪个 DMA 收到了正常中断。但是,如果出现 DMA 错误,由于只有一个全局错误中断处理程序,因此没有简单的方法可以知道错误发生在哪个 DMA(0 或 1 或其他)上。 就像我之前关于 LPUART 错误 IRQ 处理的问题一样。为什么 SDK 没有内置处理 DMA 错误并调用相应回调的功能?现在我必须手动确定错误发生在哪个 DMA 上,并在 SDK 之外调用特殊处理,而不是让它为我调用回调。 对于一个本应在生产代码中使用的 SDK 来说,似乎缺少很多健壮性功能,我敢打赌大多数人只是假设这些错误是由 SDK 在底层处理的,而没有考虑到它们实际上并没有被处理。 -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 尊敬的@nxp16 , 您使用的是哪款 i.MX RT 设备?当您提到 DMA0 和 DMA1 时,您指的是两个 DMA 通道,还是两个 DMA 控制器外设? 并非所有 i.MX RT 设备都具有两个 eDMA 控制器。例如: i.MX RT1180 包含两个 eDMA 控制器。在启动文件(例如 startup_mimxrt1189_cm33.c)中,您可以找到两个 DMA 错误处理程序:DMA_ERROR_IRQHandler 和 DMA4_ERROR_IRQHandler。 i.MX RT1050 仅包含一个 eDMA 控制器。在启动文件(例如 startup_mimxrt1052.c)中,只有一个 DMA 错误处理程序:DMA_ERROR_IRQHandler。 一般来说,DMA 错误是相对不常发生的事件。从硬件架构的角度来看,通道错误状态被聚合为模块级错误请求,从而触发 DMA 错误中断。因此,该软件必须检查每个通道的错误状态寄存器(例如,CHn_ES),以确定哪个特定通道导致了错误。 顺祝商祺! 张雪莉 Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 抱歉,我指的是频道。我使用的是 IMXRT1172。 如果与之连接的外设出现问题,难道不会发生DMA错误吗?也就是说,如果是 LPSPI 和 DMA,那么任何 SPI 错误都会导致 DMA 错误吗?如果不是,那么在使用DMA时,SPI错误是否会触发SPI错误中断? 谢谢! -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 尊敬的@nxp16 , 不。在使用DMA时发生的外围设备错误并不一定意味着DMA控制器本身会报告错误。大多数情况下,SPI 错误和 DMA 错误由两个独立的状态和中断机制处理。 DMA 只报告 DMA 层、总线层或传输层错误。LPSPI 中的协议级或 FIFO 相关错误应通过 LPSPI 外设自身的状态标志和错误中断来处理。以 DMA 模式运行并不会自动将所有 SPI 错误转换为 DMA 错误。 顺祝商祺! 张雪莉 Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 我猜也是这样。在这种情况下,SDK 的传输 API 就更不可靠了。必须在 SDK 之外处理外围设备和 DMA 错误,这需要相当多的额外工作,包括对默认 IRQ 处理程序进行一些变通的覆盖,并确保它们在处理任何错误后仍然调用 SDK 处理程序。令人沮丧的是,这些内容并未包含在 SDK 传输 API 中。 Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 尊敬的@nxp16 , 我理解您的担忧,我也同意将外围错误状态的处理与 SDK 传输 API 分开处理可能会增加所需的应用程序级代码量。感谢您的反馈。我会将您的意见转达给SDK团队。 顺祝商祺! 张雪莉 Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 实际上,情况比我想象的还要糟糕。使用 EDMA LPSPI 传输 API 无法捕获 SPI 错误,因为 LPSPI_MasterTransferEDMA 调用的函数LPSPI_PrepareTransferEDMA会禁用所有 SPI 中断。因此,在调用它之前不可能启用错误中断,因为它会再次禁用它们,而之后就太晚了,因为 SPI EDMA 传输已经开始了。这是该API的一个重大漏洞。 -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 是的,这正是我目前不得不采取的权宜之计。然而,编辑 SDK 文件并不是一个好的解决方案,因为不幸的是,它们可能会随着 SDK 的更新而改变。 谢谢! -m Re: IMXRT EDMA error IRQ handler is not implemented in the SDK 尊敬的@nxp16 , 谢谢你指出这一点。 我检查了LPSPI_PrepareTransferEDMA(LPSPI_Type *base) 的实现,发现它调用了LPSPI_DisableInterrupts(base, (uint32_t)kLPSPI_AllInterruptEnable): ShellyZhang_0-1784514572337.png 作为一种变通方法,您可以考虑修改驱动程序的这一部分,使其不禁用发送错误中断和接收错误中断。换句话说,不要禁用 kLPSPI_AllInterruptEnable ,而只需禁用 EDMA 传输操作所需的中断,同时保持错误中断启用即可。 您可以尝试移除LPSPI_IER_TEIE_MASK 和 LPSPI_IER_REIE_MASK。 ShellyZhang_1-1784514923801.png
記事全体を表示
MCAL-XDRC Configuration of S32K358 SWAP AB Please help me answer these three questions: 1. I currently need to use the SWAP function. In the XDRC memory configuration within the RM module, do I still need to define the flash B-block: 0x800000-0xbfffff? 2. Does the flash space 0x7D4000-0x7FFFFF occupied by HSE need to be deleted from the memory configuration? 3. I define core0 as the primary core, running the OS, and core2 as the secondary core, running algorithms. Then, I allocated CM7_0, CM7_1, GMAC, uSDHC, and eDMA in Domain_Assgnment_0; and allocated CM7_2 in Domain_Assgnment_1. Is this correct? In practical applications, can the unused master core be omitted from the configuration? Re: S32K358 SWAP AB的MCAL-XDRC配置 Hi @scott071209  1. The application or bootloader will need to: erase, program, validate and read details about the image in passive partition. That means passive partition should be also covered by XRDC. 2. In case of AB_SWAP firmware, XRDC is automatically configured during reset to protect HSE FW active flash area, HSE FW passive flash area, HSE FW data flash and HSE UTEST area. Descriptors 12-15 are used for this purpose and this configuration is locked, so it can’t be modified by user. Details can be found in HSE Firmware reference manual in section: “14.6.3.3 Default MRC 0 configuration (AB_SWAP)” So, you don’t need to cover HSE resources by your own XRDC configuration. 3. Yes, you can use such setup. If a master is not used, you can omit it in the configuration. But if you use HSE, you will need to configure also domain 3 for HSE. This is not to protect HSE resources, this is to give access rights to HSE to access user data to be able to perform cryptographic operation. S32K358 has four domain and HSE is always assigned to highest available domain. In case of S32K358, it’s domain 3. It’s hardwired, this cannot be changed. In newer version of RTD, HSE master is not even available in the list in XRDC configuration because it can’t be reconfigured. If you want to have only HSE in domain 3, you do not need to assign any master to this domain. HSE is already there automatically. In older RTD versions, it was possible to assign HSE to other domains but such configuration had no effect. Therefore it was removed. Regards, Lukas
記事全体を表示
i.MX用設定ツール このツールの i.MX 26.06 設定ツール i.mx952 も動作しません。エラー:プロセッサデータベースをダウンロードできません。 Re: Config Tools for i.MX こんにちは、 @onkarbhalerao さん。 NXPサポートまでご連絡いただきありがとうございます。 こちら側でテストしてみましたが、特に問題は確認されませんでした。 インターネット接続をもう一度確認して、もう一度お試しいただけますか? 問題が続く場合は、MCUXpresso SDK Builderを使って必要なファイルを手動でダウンロードできます よろしくお願いします、 チャビラ
記事全体を表示