MPC5604PでFlexRayダイナミックフレームのペイロード長を自由に可変にする方法 こんにちは、みんな、 現在、MPC5604P MCUを使ってFlexRay通信を開発しており、ダイナミックセグメントで異なるペイロードの長さをフレーム単位で送信する実装が必要です。 NXPの公式FlexRay Unified Driverの例では、ダイナミックセグメントの設定には次のようなパラメータが含まれていることに気づきました G_NUMBER_OF_MINISLOTS、 GD_MINISLOT、そして P_PAYLOAD_LENGTH_DYN_MAX。しかし、これらのパラメータはフレームごとの設定ではなく、グローバルな設定のように見えます。この機能を実現する解決策はありますか? ご意見やご提案をいただければ大変ありがたいです。どうもありがとうございます！ Re: How to implement freely variable payload length for FlexRay dynamic frames on MPC5604P わかりました、ありがとうございます。 Re: How to implement freely variable payload length for FlexRay dynamic frames on MPC5604P こんにちは、 FlexRayクラスタパラメータであるG_NUMBER_OF_MINISLOTS、GD_MINISLOT、およびP_PAYLOAD_LENGTH_DYN_MAXはグローバルなタイミングパラメータであり、クラスタ全体で一貫している必要があります。P_PAYLOAD_LENGTH_DYN_MAXは、動的フレームが使用できる最大ペイロード長を定義します。すべての動的フレームにその長さを強制するものではありません。 ダイナミックセグメントフレームは、異なる長さのペイロードを搭載できる。実際の長さは、個々のフレームヘッダーのペイロード長フィールドに指定され、16ビットワード単位で表されます。したがって、必要な最大フレームサイズに合わせてP_PAYLOAD_LENGTH_DYN_MAXを設定し、送信前に送信メッセージバッファのペイロード長フィールドを更新してください。奇数バイトの長さは、次の偶数バイトになるようにパディングする必要があります。 もし使用されているFlexRay Unified DriverバージョンがLPDU設定時にペイロードの長さを固定し、送信APIを通じてこのフィールドを公開しない場合、設定済みのLPDUで長さを自由に変更することは、そのドライバーインターフェースで直接サポートされていません。その場合は、異なる長さの複数の動的LPDUを設定するか、低レベルのメッセージバッファ処理を修正・利用してフレームヘッダーを更新しつつ、MPC5604Pメッセージバッファのロック手順を観察してください。 よろしくお願いいたします。 ピーター

IMX 8MQ Linux display not remoting when pressed the on/off button Tuna38_0-1787099918843.pngTuna38_0-1787099918843.pngTuna38_0-1787099918843.png I used the hdmi port in kit. I can press that button but the display can not off . Re: IMX 8MQ Linux display not remoting when pressed the on/off button Hello @Tuna38  Hope you are doing very well. Is it replicable in the EVK board? Please share the steps and details of BSP version. Best regards, Salas. Re: IMX 8MQ Linux display not remoting when pressed the on/off button I use the newest version of linux embedded. That images show logs when press the on/off buttton. But when pressed the button, the display is not off .

i.MX6 + WM8962 Sometimes Audio Playback Failure CPU: NXP i.MX6 (Custom Board) Audio Codec: WM8962 OS / Build System: Linux (3.0.35) / ALSA Framework Hello, We are using a WM8962B audio codec with an i.MX6 platform, and we have an intermittent no-audio issue during boot. When the issue occurs: - MCLK is present, but BCLK and LRCLK stop. - Audio playback does not recover BCLK/LRCLK. - ALSA shows the PCM state as RUNNING, but hw_ptr remains 0. Could you please advise: 1. Is there any known issue with WM8962 + i.MX6 where MCLK is present but BCLK/LRCLK stop intermittently during boot? 2. Are there any relevant fixes in newer NXP BSP versions, such as Linux 3.0.101 or 3.10.17, compared with the older WM8962 driver? 3. Could this be related to the WM8962 power-up/POR sequence or register-cache synchronization? Thank you. i.MX6 All Re: i.MX6 + WM8962 Sometimes Audio Playback Failure Hi @Kun1  The 3.0.35 kernel is too old. I looked up the internal fixes related to the WM8962 and confirmed that issues related to SYSCLK_SRC, MCLK, clock rate, and power supply were fixed in 3.10.17. You can download imx_3.10.17_1.0.1_ga_caf and try incorporating these commits: 6cbcb7463a3, 4e8cd5f661d, e4dd76788c7, 9d40e5582c9, 5539a102882, 943248a5d07 7f570b0a8dc 346f1d40833 5f72dd0aa06 c5949b9ec1e 52c0eee3329 I'd recommend that you just upgrade the kernel. Best Regards, Zhiming Re: i.MX6 + WM8962 Sometimes Audio Playback Failure Thank you for your suggestion. I checked the commits you recommended against our current kernel version. The following commits cannot be applied to our current version: 6cbcb7463a3 4e8cd5f661d e4dd76788c7 5539a102882 943248a5d07 5f72dd0aa06 c5949b9ec1e 52c0eee3329 The following commits can be applied: 9d40e5582c9 7f570b0a8dc 346f1d40833 In this case, would it be sufficient to apply only these three available commits to address the intermittent audio playback failure? Or are the other commits also required for the fix? If so, could you please advise whether there are equivalent patches or alternative changes that can be applied to our kernel version?

How to implement freely variable payload length for FlexRay dynamic frames on MPC5604P Hello everyone, I am currently developing FlexRay communication using the MPC5604P MCU, and I need to implement frame-by-frame transmission of different payload lengths in the Dynamic Segment. I noticed that in NXP's official FlexRay Unified Driver example, the configuration of the Dynamic Segment involves parameters such as G_NUMBER_OF_MINISLOTS, GD_MINISLOT, and P_PAYLOAD_LENGTH_DYN_MAX. However, these parameters appear to be global configuration settings rather than frame-by-frame configurable options. Is there any solution to achieve this functionality? I would greatly appreciate any insights or suggestions. Thank you very much! Re: How to implement freely variable payload length for FlexRay dynamic frames on MPC5604P I get it, thank you very match Re: How to implement freely variable payload length for FlexRay dynamic frames on MPC5604P Hello, The FlexRay cluster parameters G_NUMBER_OF_MINISLOTS, GD_MINISLOT, and P_PAYLOAD_LENGTH_DYN_MAX are global timing parameters and must remain consistent across the cluster. P_PAYLOAD_LENGTH_DYN_MAX defines the maximum payload length that any dynamic frame may use; it does not force every dynamic frame to have that length. Dynamic-segment frames may carry different payload lengths. The actual length is specified in the payload-length field of the individual frame header and is expressed in 16-bit words. Therefore, configure P_PAYLOAD_LENGTH_DYN_MAX for the largest required frame, and update the transmit message-buffer payload-length field before each transmission. Odd byte lengths require padding to the next even number of bytes. If the FlexRay Unified Driver version being used fixes the payload length during LPDU configuration and does not expose this field through its transmit API, then freely changing the length for one configured LPDU is not supported directly by that driver interface. In that case, either configure multiple dynamic LPDUs with different lengths or modify/use the low-level message-buffer handling to update the frame header while observing the MPC5604P message-buffer locking procedure. Best regards, Peter

FRMD-i.MX95 design files for Altium Designer Would it be possible to get the design files for the FRMD-i.MX95 exported to Altium Designer format?  https://www.nxp.com/webapp/Download?colCode=FRDM-IMX95-DESIGNFILES&location=null Thanks Re: FRMD-i.MX95 design files for Altium Designer Works fine for me too. Many Thanks! Re: FRMD-i.MX95 design files for Altium Designer Hi, See attached Allegro ascii-format for the FRDM-IMX95. The original design is made in 16.6, so there was some fiddling to get it converted. Imports to Altium just fine on my end. Hope this helps! Re: FRMD-i.MX95 design files for Altium Designer Correct, but you need a Cadence license for that import to work. Unless the imported files are in Allegro ascii-format (which they are not) Re: FRMD-i.MX95 design files for Altium Designer Hello, You may need to convert the provided CAD files into Altium format, depending on what source format NXP included Re: FRMD-i.MX95 design files for Altium Designer Hi, Altium can import the OrCad / Allegro formats. I have done it several times. Check out the docs here: https://www.altium.com/documentation/altium-designer/design-tools-interfacing/allegro-import 

i.MX RT685 HiFi4 DSP 上 AI 降噪功能的可用性和集成 你好， 我们正在评估一种用于麦克风音频的降噪解决方案，特别是针对风噪、发动机噪和道路噪。 NXP AI语音应用降噪软件页面列出了i.MX RT600系列和MIMXRT685-AUD-EVK作为支持的设备： https://www.nxp.com/design/design-center/software/embedded-software/ai-noise-reduction-software-for-voice-applications:AI-NR 然而，我们在公开的 MCUXpresso SDK 文档中找不到 AI-NR 库、集成指南、API 文档或 RT685 示例项目。 请问您能否澄清以下问题？ 1. i.MX RT685S 目前是否支持 AI-NR？ 2. RT685 的实现是在 HiFi4 DSP 上运行还是在 Cortex-M33 内核上运行？ 3. 它是以 XAF 组件、带有 C API 的预编译库还是示例应用程序的形式提供？ 4. 如果可以获取，我们如何才能获得 MIMXRT685-AUD-EVK 的评估库、文档和示例项目？ 谢谢！ i.MX RT600 Re: Availability and Integration of AI Noise Reduction on i.MX RT685 HiFi4 DSP 你好@boileed ， 有关 AI-NR SDK 软件包的更多信息，请联系[email protected] 。 如果您还有什么需要我帮忙的，请告诉我。 BR 哈比卜

FRDM-MCXN947 上的 SWO 在调试模式下暂停 我参考了这篇有用的指南： MCUXpresso IDE 上的 ITM 与 UART 打印。起初，我以为它没起作用，因为 SWO ITM 控制台上什么也没显示。很快，我发现 SWO 在调试过程中会暂停。我必须按下恢复键（F8）才能看到输出结果。这很令人沮丧，因为我无法在单步执行代码时实时查看日志输出。我该如何解决这个问题？ 开发板 MCX N Re: SWO on FRDM-MCXN947 Pauses Under Debug Mode 嗨@kaosad 使用 ITM/SWO 时，数据由运行中的目标生成和传输。当遇到断点或单步执行时，Cortex-M 内核会停止运行，因此应用程序停止执行，不会发生新的 printf() / ITM_SendChar() 调用。因此，SWO ITM 控制台仅在 MCU 运行时接收新消息。 按下“恢复”按钮后，目标程序将再次运行，ITM 硬件可以通过 SWO 实时传输跟踪数据。MCUXpresso 的 SWO 机制旨在捕获正在运行的 MCU 中的事件，而不会中断执行。 BR 哈里

关于TSN PTP功能配置 您好， 我有一个关于PTP实施的问题。我们需要读取与 gPTP 时间戳配对的 IMU 数据。 我们的硬件引脚配置如下： CCM_CLKO1 (AH20)  <- 1588_TRIG CCM_CLKO3 (AK20) - IMU 传感器中断 CCM_CLKO4 (AJ21)  (IMU PPS) ->   CCM_CLKO1 (1588_TRIG) 基于以上信息，我们对引脚复用配置的理解是： 需要将 CCM_CLKO4 配置为ALT1 (1588_PP2) 需要将 CCM_CLKO3 配置为ALT1 (1588_TRIG2) 需要将 CCM_CLKO1 配置为ALT1 (1588_TRIG1) 当 IMU 中断发生时，硬件信号会触发 i.MX95 上的 1588 时间戳机制，使 SoC 能够在事件发生的确切时刻捕获 PTP 硬件时间戳。 收到 IMU 中断后，应用程序读取 IMU 数据并检索相应的 PTP 时间戳，然后将两者合并到一个数据包中。请确认我们的理解是否正确。 此外，请您协助我们核实以下两点： i.MX95 能否通过上述 1588_TRIG / 1588_PP 硬件信号，在 IMU 中断的确切时刻捕获 PTP 硬件时间戳？ Linux / NXP 驱动程序是否提供相应的 API 或 /dev/ptpX 接口，供应用程序检索此硬件锁定时间戳？ 感谢您的支持，期待您的回复。 Linux Yocto Project Re: Regarding TSN PTP Function Configuration @pengyong_zhang 根据我们的研究，目前的做法是将 IMU 中断信号同时路由到 SoC 的 1588_trigger 引脚和 SoC 的 GPIO 引脚。一旦 IMU 产生信号，GPIO 引脚就会通知应用程序获取数据，而 1588 触发引脚则会锁存中断的精确时间戳。 应用程序工作流程如下： IMU产生中断信号。 应用程序收到中断通知，同时 SoC 锁存 gPTP 时间戳。 该应用程序读取 IMU 数据和 gPTP 时间戳，然后将它们打包成一个数据包。 我们想知道 IMU 中断信号是否需要拆分并分别路由到 SoC 的 1588_trigger 引脚和 SoC 的 GPIO 引脚。这是行业惯例吗？ 恩智浦是否有类似的方案或演示？ Re: Regarding TSN PTP Function Configuration @pengyong_zhang你好，感谢你的更新。 我们在中断处理方面遇到了问题。当 SoC 引脚处于默认 GPIO 模式时，IMU 驱动程序可以毫无问题地接收中断通知。但是，我们需要知道当引脚切换到 ALT1 模式 (1588_TRIG) 时如何接收中断通知。 我们的工作流程需要等待 IMU 的中断，然后读取 IMU 数据和 gPTP 时间戳。 Re: Regarding TSN PTP Function Configuration 你好@hankwang Q1.没问题。 Q2.通过将 IMU 的 INT/DRDY 输入连接到 1588_TRIG1/TRIG2（外部触发信号输入），NETC 定时器将在中断边沿的确切时刻硬件锁存纳秒级 PTP 时间戳（存储在 ETTS FIFO 中并产生中断）。然后，该应用程序可以通过 /dev/ptp0 上的标准 EXTTS 接口读取此时间戳。 >>> Re: Regarding TSN PTP Function Configuration 嗨@hankwang 不，无需同时将信号分成两路或两路连接到 1588_TRIG 引脚和 GPIO 引脚。 i.MX95 上的 NETC 定时器的 EXTTS（外部时间戳）输入本身能够在 TMR_1588_TRIG 引脚上接收到外部脉冲时产生 CPU 中断。 B.R Re: Regarding TSN PTP Function Configuration @pengyong_zhang你好，能否分享一下如何从TMR_1588_TRIG引脚获取中断通知的示例代码（用户空间或内核空间均可）？谢谢！

iMX RT1052 マルチSDRAM こんにちは、 iMX1052で複数のSDRAMチップを使用する方法を理解しようとしています。 特に、リファレンス・マニュアルに記載されている内容と、MCUXpressoの設定ツールペリフェラルセクションで実際に設定可能なものとの間にいくつかの矛盾点を感じています。 マニュアルによると、CSに使用できるピンは合計6つあります。 CS0、CSX0、CSX1、CSX2、CSX3、RDY ペリフェラルのセクションから、周辺ドライバでSEMCを有効にすると複数のSDRAMバンクを設定できるはずですが、CSピンマルチックスを選択すると以下しか表示されません: CSX0、CSX1、CSX2、CSX3、RDY リストにCS0が表示されることを期待しており、選択された場合はチップ選択メニューがグレー表示され（SEMC SDRAM CS0に強制的に設定される）、選択できなくなることも期待しています。 また、もう一つの矛盾点は、このペリフェラルセクションからピンの一つを選択してチップ選択メニューをSEMC SDRAM CS0に設定できることです。これはリファレンス・マニュアル表29.7.1.3.3によるとCSXn/RDYピンはCS0に設定できず、CS1-2-3にしか設定できません。 いずれにせよ、最大4つのSDRAMチップを設定するにはどうすればいいのか教えていただけますか? IC0にはCS0、IC1にはGPIO_SD_B1_07のCSX1、IC2にはGPIO_SD_B1_08のCSX2、IC3にはGPIO_EMC_28のRDYを使用したいと考えています。 敬具 ミケーレ・ペルラ i.MXRT 105x i.MXRT 106x Re: iMX RT1052 multiple SDRAM こんにちは、ギャビンさん。 ご返信ありがとうございます。MCUXpresso Config Toolを使用して複数のSDRAM ICを使用するようにデバイスを設定する方法が、まだよく理解できていません。 SEMC_CS0 CS0にハードワイヤードされています。SEMC_CSX0 CS0出力には配線できません。では、なぜ設定ツールにCSX0をCS0に設定するオプションがあるのでしょうか? 設定ツールでSDRAMを適切に設定するにはどうすればいいですか?SEMC_CS0をCS0、RDYをCS1、SEMC_CSX0をCS3、SEMC_CSX1をCS3として使うのです。無理だと思う。 ハードウェアを作成する前に、すべてのピンマルチプレクサが自分の目的に合わせて正しく設定されていることを確認したいのですが、ツールとマニュアルで異なることが書かれているため、確認が困難です。 敬具 ミシェル Re: iMX RT1052 multiple SDRAM こんにちは、@MichelePerla さん。 NXP MIMXRTシリーズにご関心をお寄せいただきありがとうございます！ SEMC_CS0 SDRAM CS0専用の固定出力です。 CS pin mux オプションは、多重化された CSX/RDY パスを設定する場合にのみ使用されます。 SEMC_CS0 は SEMC_IOCR.MUX_CSXn によって制御されていないため、 CS pin mux の下にはリストされません。 RT1052ハードウェアはSDRAM CS0をCSX0経由でルーティングする動作をサポートしていません。したがって、これは設定ツールにおける無効なオプションであると考えます。リファレンスマニュアルの定義に従ってください。 SEMC_RDY GPIO_EMC_40 にルーティングされるべきです。 よろしくお願いします、 ギャビン Re: iMX RT1052 multiple SDRAM こんにちは、@MichelePerla さん。 1.Config Tool の「CSX0 → CS0」オプションはツールのバグである可能性があります。 リファレンス・マニュアル表29.7.1.3.3は正しいです:CSXn/RDYピンはSEMC_IOCRレジスタを介してSDRAM CS1、CS2、またはCS3にのみマッピング可能です。ハードウェアにはCS0をいかなるCSXピン経由でルーティングするパスもありません。設定ツールに表示されるオプションはUIの不具合だと思いますので、確認のため社内チームに報告します。RM（リソースマネージャー）の指示に従い、そのオプションは無視してください。 2. ターゲット設定はConfig Toolで行えます SEMC周辺機器構成では、4つのSDRAMバンクを以下のように設定します。 IC0 / CS0 ：CSピンのマルチプレクサ選択は不要です。SEMC_CS0はGPIO_EMC_29に常時かつ排他的に出力され、SEMCが有効になると自動的にアクティブになります。現在のツールページの設定は無視しても大丈夫だと思います。設定してからコードを作成して変更点をチェックできます。 IC1 / CS1 ：2つ目のSDRAMバンクを追加する。CSピンMuxをRDY/CSX0/1/2/3のいずれかに設定し、チップ選択をSEMC SDRAM CS1に設定します。 IC2 / CS2 ：3つ目のSDRAMバンクを追加する。CSピンMuxをRDY/CSX0/1/2/3のいずれかに設定し、チップ選択をSEMC SDRAM CS2に設定します。 IC3 / CS3 ：4つ目のSDRAMバンクを追加する。CSピンMuxをRDY/CSX0/1/2/3のいずれかに設定し、チップ選択をSEMC SDRAM CS3に設定します。 よろしくお願いします、 ギャビン

iMX RT1052 multiple SDRAM Hello, I'm trying to wrap my head around how to use multiple SDRAM chips on the iMX1052. In particular, I'm finding some inconsitencies between what's mentioned in the reference manual VS what's actually configurable on the MCUXpresso Config Tool Peripherals section. From the manual, we have a total of 6 available pins for CS: CS0, CSX0, CSX1, CSX2, CSX3, RDY From the Peripheral section, when I enable SEMC in the Peripheral Drivers, I should be able to configure the multiple SDRAM banks, but when I go to select CS Pin Mux I only see: CSX0, CSX1, CSX2, CSX3, RDY I would expect to see CS0 in the list, and if selected I would also expect the Chip Selection menu to be greyed out (forced to SEMC SDRAM CS0). Also, another inconsistency is that from this Peripheral section I can select one of the pins and configure Chip Selection menu to SEMC SDRAM CS0, which according to the Reference Manual table 29.7.1.3.3 CSXn/RDY pins cannot be set to CS0, they can only be set to CS1-2-3. In any case, can you please explain how should I go about with configuring up to 4 SDRAM chips? I would like to use CS0 for IC0, CSX1 on GPIO_SD_B1_07 for IC1, CSX2 on GPIO_SD_B1_08 for IC2, and RDY on GPIO_EMC_28 for IC3. Kind regards, Michele Perla i.MXRT 105x i.MXRT 106x Re: iMX RT1052 multiple SDRAM Hi Gavin,  thanks for your reply. I still don't quite understand how I should configure the device using MCUXpresso Config Tool to use multiple SDRAM ICs. SEMC_CS0 is hardwired to CS0; SEMC_CSX0 cannot be wired to CS0 output. So, why is there an option in the Config Tool to set CSX0 as CS0? How can I properly configure the SDRAM with Config Tool to use SEMC_CS0 as CS0, RDY as CS1, SEMC_CSX0 as CS3, SEMC_CSX1 as CS3? I don't think I can. I want to verify that all the pin mux is setup correctly for my purposes before I make my HW, but it's hard when the Tools and the Manual say different things. Kind regards, Michele Re: iMX RT1052 multiple SDRAM Hi @MichelePerla , Thanks for your interest in NXP MIMXRT series! SEMC_CS0 is a dedicated, fixed output for SDRAM CS0. The CS pin mux option is used only to configure the multiplexed CSX/RDY paths. Since SEMC_CS0 is not controlled by SEMC_IOCR.MUX_CSXn , it is not listed under CS pin mux . The RT1052 hardware does not support routing SDRAM CS0 through CSX0. Therefore, I believe this is an invalid option in the configuration tool. Please follow the Reference Manual definition. SEMC_RDY should be routed to GPIO_EMC_40 . Best regards, Gavin Re: iMX RT1052 multiple SDRAM Hi @MichelePerla , 1. The "CSX0 → CS0" option in Config Tool may be a tool bug The Reference Manual Table 29.7.1.3.3 is correct: CSXn/RDY pins can only be mapped to SDRAM CS1, CS2, or CS3 via the SEMC_IOCR register — the hardware has no path to route CS0 through any CSX pin. I think the option appearing in Config Tool is a UI defect and I will report it to internal team for confirmation. Please follow the RM and ignore that option.  2. Your target configuration can be done in Config Tool In the SEMC Peripheral configuration, set up 4 SDRAM banks as follows: IC0 / CS0: No CS Pin Mux selection needed. SEMC_CS0 is permanently and exclusively output on GPIO_EMC_29 — it is active automatically when SEMC is enabled. I think the current tool page configuration can be ignored. You can configure it and then generate code to check for changes. IC1 / CS1: Add a second SDRAM bank. Set CS Pin Mux = one of RDY/CSX0/1/2/3, Chip Selection = SEMC SDRAM CS1. IC2 / CS2: Add a third SDRAM bank. Set CS Pin Mux = one of RDY/CSX0/1/2/3, Chip Selection = SEMC SDRAM CS2. IC3 / CS3: Add a fourth SDRAM bank. Set CS Pin Mux = one of RDY/CSX0/1/2/3, Chip Selection = SEMC SDRAM CS3. Best regards, Gavin

SWO on FRDM-MCXN947 Pauses Under Debug Mode I followed this useful guide: ITM vs. UART Printing on MCUXpresso IDE. At first, I thought it wasn’t working because nothing appeared on the SWO ITM Console. Soon, I realized that the SWO pauses during active debugging. I have to press Resume (F8) just to see the output. This is frustrating because I cannot view log prints in real time while stepping through code. How can I fix this limitation? Development Board MCXN Re: SWO on FRDM-MCXN947 Pauses Under Debug Mode Hi  @kaosad  With ITM/SWO, data is generated and transmitted by the running target. When you hit a breakpoint or single-step, the Cortex-M core is halted, so the application stops executing and no new printf() / ITM_SendChar() calls occur. As a result, the SWO ITM Console only receives new messages while the MCU is running. When you press Resume, the target runs again and the ITM hardware can stream trace data over SWO in real time. MCUXpresso's SWO mechanism is designed to capture events from a running MCU without interrupting execution. BR Harry

Availability and Integration of AI Noise Reduction on i.MX RT685 HiFi4 DSP Hello, We are evaluating a noise-reduction solution for microphone audio, particularly for wind noise, engine noise, and road noise. The NXP AI Noise Reduction Software for Voice Applications page lists the i.MX RT600 family and the MIMXRT685-AUD-EVK as supported devices: https://www.nxp.com/design/design-center/software/embedded-software/ai-noise-reduction-software-for-voice-applications:AI-NR However, we could not find an AI-NR library, integration guide, API documentation, or an RT685 example project in the public MCUXpresso SDK documentation. Could you please clarify the following? 1. Is AI-NR currently available for the i.MX RT685S? 2. Does the RT685 implementation run on the HiFi4 DSP or the Cortex-M33 core? 3. Is it provided as an XAF component, a precompiled library with a C API, or an example application? 4. If it is available, how can we obtain the evaluation library, documentation, and an example project for the MIMXRT685-AUD-EVK? Thank you. i.MXRT 600 Re: Availability and Integration of AI Noise Reduction on i.MX RT685 HiFi4 DSP Hello @boileed, For further information about the AI-NR SDK package, please contact to [email protected]. Please let me know if there is anything else I can do for you. BR Habib

FRMD-i.MX95 设计文件，适用于 Altium Designer 能否将FRMD-i.MX95的设计文件导出为Altium Designer格式？ https://www.nxp.com/webapp/Download?colCode=FRDM-IMX95-DESIGNFILES&location=null 谢谢！ Re: FRMD-i.MX95 design files for Altium Designer 对我来说也运行正常。 非常感谢！ Re: FRMD-i.MX95 design files for Altium Designer 您好， 请参阅附件中的 Allegro ascii 格式文件，了解 FRDM-IMX95。 原设计是用 16.6 版制作的，所以转换过程中需要进行一些调整。在我这边，导入到 Altium 完全没问题。希望这能帮到你！ Re: FRMD-i.MX95 design files for Altium Designer 没错，但是你需要 Cadence 许可证才能导入该程序。除非导入的文件是 Allegro ASCII 格式（但它们不是）。 Re: FRMD-i.MX95 design files for Altium Designer 您好，您可能需要将提供的 CAD 文件转换为 Altium 格式，具体取决于 NXP 提供的源格式。 Re: FRMD-i.MX95 design files for Altium Designer 您好， Altium 可以导入 OrCad / Allegro 格式。我已经这样做过好几次了。请查看此处的文档： https://www.altium.com/documentation/altium-designer/design-tools-interfacing/allegro-import

助けが必要です。LINホスト送信の問題です 助け:マスターモードとして設定S32K314 LIN機能を使用すると、フレームヘッダーのみが送信されます。スレーブが応答しない場合、マスターはフレームヘッダーを再度送信できません。構成は以下のとおりです。 _0-1787127326823.png_0-1787127326823.png Re: Help needed, issue with LIN host transmission こんにちは@杨工 あなたが投稿したスクリーンショットを見る限り、LIN_FRAMERESPONSE_RXはマスターノードがLINフレームの応答部分を受け取ることを示しています。特定のフレームIDのサブスクライバーとして設定されている場合、ノードはブレーク＋同期＋PIDヘッダーを送信し、スレーブからデータ＋チェックサムを受信します。 スレーブが何も送信しない場合、マスターはフレームを自動的に終了しません。Lpuart_Lin_Ip_SendFrame() をそれ以降に呼び出すと、STATUS_BUSY が返されます。アプリケーションは移転の終了を担当します。 RTD LINドライバーはまさにこの状況に対応するLin Frame Timeout機能を提供します。設定ツールでこれを有効にし、タイマー通知(LinLpuartStartTimerNotification / LinLpuartStopTimerNotification)を実装すると、タイムアウトの期限切れ時にLpuart_Lin_Ip_TimerExpiredService()を呼び出すとドライバーの状態がIDLEに戻ります。 簡単な診断として、Lpuart_Lin_Ip_SendFrame()が返STATUS_BUSYした際にアプリケーションから直接Lpuart_Lin_Ip_TimerExpiredService()またはLpuart_Lin_Ip_GoToIdleState()を呼び出して、これが根本原因であることを確認し、フルタイマー機構を配線するのが良いでしょう。 よろしくお願いいたします。 ダニエル

Regarding TSN PTP Function Configuration Hi, I have a question regarding PTP implementation. We need to read IMU data paired with a gPTP timestamp. Our hardware pin configuration is as follows: CCM_CLKO1 (AH20)  <- 1588_TRIG CCM_CLKO3 (AK20)  <- IMU Sensor Interrupt CCM_CLKO4 (AJ21)  (IMU PPS) ->  CCM_CLKO1 (1588_TRIG) Based on this, our understanding of the Pin Mux configuration is: CCM_CLKO4 needs to be configured as ALT1 (1588_PP2) CCM_CLKO3 needs to be configured as ALT1 (1588_TRIG2) CCM_CLKO1 needs to be configured as ALT1 (1588_TRIG1) When an IMU interrupt occurs, the hardware signal triggers the 1588 timestamp mechanism on the i.MX95, allowing the SoC to capture the PTP hardware timestamp at the exact moment of the event. Upon receiving the IMU interrupt, the application reads the IMU data and retrieves the corresponding PTP timestamp, then combines both into a single data package. Please confirm if our understanding is correct. Additionally, please help us verify the following two points: Can the i.MX95 capture the PTP hardware timestamp at the exact time of the IMU interrupt via the aforementioned 1588_TRIG / 1588_PP hardware signals? Does the Linux / NXP driver provide a corresponding API or /dev/ptpX interface for the application to retrieve this hardware-latched timestamp? Thank you for your support, and I look forward to your reply Linux Yocto Project Re: Regarding TSN PTP Function Configuration @pengyong_zhang  Based on our research, the current practice requires routing the IMU interrupt signal simultaneously to both the SoC's 1588_trigger pin and a SoC GPIO pin. Once the IMU generates a signal, the GPIO pin notifies the application to fetch the data, while the 1588 trigger pin latches the precise timestamp of the interrupt. The application workflow is as follows: The IMU generates an interrupt signal. The application receives the interrupt notification, and the SoC latches the gPTP timestamp at the same time. The application reads the IMU data and the gPTP timestamp, then packages them into a single data bundle. We would like to know if the IMU interrupt signal needs to be split and routed separately to both the SoC 1588_trigger pin and the SoC GPIO pin. Is this a common industry practice?  Does NXP have a similar approach or demo? Re: Regarding TSN PTP Function Configuration Hi @pengyong_zhang Thank you for the update.  We have encountered an issue regarding interrupt handling. When the SoC pin is in default GPIO mode, the IMU driver receives interrupt notifications without any problem. However, we need to know how to receive interrupt notifications when the pin is switched to ALT1 mode (1588_TRIG). Our workflow requires waiting for an interrupt from the IMU, and then reading both the IMU data and the gPTP timestamp. Re: Regarding TSN PTP Function Configuration Hi @hankwang  Q1. No problem. Q2. By connecting the IMU's INT/DRDY input using 1588_TRIG1/TRIG2 (external trigger input), the NETC Timer will hardware-latch a nanosecond-level PTP timestamp at the exact moment of the interrupt edge (stored in the ETTS FIFO and generating an interrupt). The application can then read this timestamp through the standard EXTTS interface on /dev/ptp0. >>> Re: Regarding TSN PTP Function Configuration HI @hankwang  No, there is no need to be split or routed to both the 1588_TRIG pin and a GPIO pin simultaneously. The NETC Timer's EXTTS (External Timestamp) input on i.MX95 is itself capable of generating a CPU interrupt when an external pulse is received on the TMR_1588_TRIG pin. B.R Re: Regarding TSN PTP Function Configuration Hi @pengyong_zhang  Could you share sample code (in user space or kernel space) on how to get an interrupt notification from the TMR_1588_TRIG pin? Thank you

续订我的 CodeWarrior for MCU 10.7 版本，构建 ID：160721 如标题所示，续订请求是预期的，我尝试从网站延长时间，但出现了意料之外的问题提示，请问有人可以帮我解决这个问题吗？先谢谢了。

MCUバージョン10.7のCodeWarriorビルドID:160721を更新してください タイトルの通り、更新申請は予想されています。ウェブサイトからの延長を試みましたが、問題のヒントが表示されました。どなたかこの問題の解決を手伝ってもらえませんか?よろしくお願いします。

iMX RT1052 多路 同步动态随机存取存储器 (SDRAM) 你好， 我正在努力弄明白如何在 iMX1052 上使用多个同步动态随机存取存储器(SDRAM)芯片。 特别是，我发现参考手册中提到的内容与 MCUXpresso 配置工具外设部分实际可配置的内容之间存在一些不一致之处。 根据手册，CS共有6个可用引脚： CS0、CSX0、CSX1、CSX2、CSX3、RDY 在“外设”部分，当我在“外设驱动程序”中启用 SEMC 时，我应该能够配置多个同步动态随机存取存储器(SDRAM)存储体，但是当我选择 CS 引脚复用器时，我只能看到： CSX0、CSX1、CSX2、CSX3、RDY 我希望在列表中看到 CS0，如果选中，我还希望芯片选择菜单呈灰色显示（强制使用 SEMC 同步动态随机存取存储器(SDRAM) CS0）。 此外，另一个不一致之处在于，从这个外围设备部分，我可以选择一个引脚并将芯片选择菜单配置为 SEMC 同步动态随机存取存储器(SDRAM) CS0，而根据参考手册表 29.7.1.3.3，这显然与实际情况不符。CSXn/RDY 引脚不能设置为 CS0，只能设置为 CS1-2-3。 总之，请问我应该如何配置最多 4 个同步动态随机存取存储器(SDRAM) 芯片？ 我希望将 CS0 用于 IC0，将 CSX1 连接到 GPIO_SD_B1_07 用于 IC1，将 CSX2 连接到 GPIO_SD_B1_08 用于 IC2，将 RDY 连接到 GPIO_EMC_28 用于 IC3。 此致敬礼， 米歇尔·佩拉 i.MX RT105x i.MX RT106x Re: iMX RT1052 multiple SDRAM 嗨，加文， 谢谢你的回复。我仍然不太明白如何使用 MCUXpresso 配置工具来配置设备以使用多个 SDRAM IC。 SEMC_CS0硬连线至 CS0；SEMC_CSX0 不能连线至 CS0 输出。那么，为什么配置工具中会有一个选项可以将 CSX0 设置为 CS0 呢？ 如何使用配置工具正确配置同步动态随机存取存储器 (SDRAM)，使 SEMC_CS0 用作 CS0，RDY 用作 CS1，SEMC_CSX0 用作 CS3，SEMC_CSX1 用作 CS3？我觉得我做不到。 我想在制作硬件之前确认所有引脚复用器都已正确设置以满足我的需求，但是当工具和手册的说法不一致时，这很困难。 此致敬礼， 米歇尔 Re: iMX RT1052 multiple SDRAM 嗨@MichelePerla ， 感谢您对 NXP MIMXRT 系列产品的关注！ SEMC_CS0 是 同步动态随机存取存储器(SDRAM) CS0 的专用固定输出。 CS pin mux 选项仅用于配置多路复用的 CSX/RDY 路径。由于 SEMC_CS0 不受 SEMC_IOCR.MUX_CSXn 控制，因此它不列在 CS pin mux 下。 RT1052 硬件不支持通过 CSX0 路由同步动态随机存取存储器(SDRAM) CS0。因此，我认为这是配置工具中的一个无效选项。请参照参考手册中的定义。 SEMC_RDY 应该路由到 GPIO_EMC_40 。 此致， 加文 Re: iMX RT1052 multiple SDRAM 嗨@MichelePerla ， 1.配置工具中的“CSX0 → CS0”选项可能是一个工具错误 同步动态随机存取存储器(SDRAM)参考手册表 29.7.1.3.3 是正确的：CSXn/RDY 引脚只能通过 SEMC_IOCR 寄存器映射到 同步动态随机存取存储器(SDRAM) CS1、CS2 或 CS3——硬件没有路径通过任何 CSX 引脚路由 CS0。我认为配置工具中出现的这个选项是用户界面缺陷，我会向内部团队报告以进行确认。请遵照区域经理的指示，忽略该选项。 2. 您可以在配置工具中完成目标配置。 在 SEMC 外设配置中，按如下方式设置 4 个同步动态随机存取存储器(SDRAM) 存储体： IC0 / CS0 ：无需选择 CS 引脚复用器。SEMC_CS0 永久且专门地输出到 GPIO_EMC_29 — 当 SEMC 启用时，它会自动激活。我认为可以忽略当前的工具页面配置。您可以对其进行配置，然后生成代码来检查更改。 IC1 / CS1 ：添加第二个 SDRAM 存储体。设置 CS 引脚多路复用器 = RDY/CSX0/1/2/3 之一，芯片选择 = SEMC 同步动态随机存取存储器(SDRAM) CS1。 IC2 / CS2 ：添加第三个 同步动态随机存取存储器(SDRAM) 存储体。设置 CS 引脚多路复用器 = RDY/CSX0/1/2/3 之一，芯片选择 = SEMC SDRAM CS2。 IC3 / CS3: 添加第四个 同步动态随机存取存储器(SDRAM) 存储体。设置 CS 引脚多路复用器 = RDY/CSX0/1/2/3 之一，芯片选择 = SEMC 同步动态随机存取存储器(SDRAM) CS3。 此致， 加文

RT685 HiFi4 DSPにおけるAIノイズリダクションの利用と統合 i.MX こんにちは、 私たちは、特に風の音、エンジン音、道路音に対するマイクのノイズリダクションソリューションを評価しています。 NXPの音声アプリケーション向けAIノイズリダクションソフトウェアのページでは、i.MX RT600ファミリとMIMXRT685-AUD-EVKが対応デバイスとして一覧されています。 https://www.nxp.com/design/design-center/software/embedded-software/ai-noise-reduction-software-for-voice-applications:AI-NR しかし、公開されているMCUXpresso SDKのドキュメントには、AI-NRのライブラリ、統合ガイド、APIドキュメント、RT685の例プロジェクトは見つかりませんでした。 以下の点を明確にしていただけますか? 1. 現在、i.MX RT685SでAI-NRが利用可能ですか? 2. RT685の実装はHiFi4 DSP上で動作しますか、それともCortex-M33コアで動作しますか? 3. XAFコンポーネントとして提供されるのか、C APIを使ったプリコンパイル済みライブラリとして提供されるのか、それとも例示的なアプリケーションとして提供されるのか? 4. もし利用可能な場合、MIMXRT685-AUD-EVKの評価ライブラリ、ドキュメント、サンプルプロジェクトをどのように入手できますか? よろしくお願いします。 i.MX RT600 Re: Availability and Integration of AI Noise Reduction on i.MX RT685 HiFi4 DSP こんにちは、 @boileed。 AI-NR SDKパッケージに関する詳細は、 [email protected] までお問い合わせください。 他に何かできることがあれば教えてください。 BR ハビブ

Altium Designer用のFRMD-i.MX95設計ファイル FRMD-i.MX95のデザインファイルをAltium Designer形式にエクスポートすることは可能でしょうか? https://www.nxp.com/webapp/Download?colCode=FRDM-IMX95-DESIGNFILES&location=null よろしくお願いします。 Re: FRMD-i.MX95 design files for Altium Designer 私も問題なく使えています。 どうもありがとうございました！ Re: FRMD-i.MX95 design files for Altium Designer こんにちは、 FRDM-IMX95のAllegro ASCII形式データについては、添付ファイルを参照してください。 元の設計は16.6で作られていたので、変換に多少の調整がありました。私の環境では、Altiumへのインポートは問題なくできています。お役に立てば幸いです！ Re: FRMD-i.MX95 design files for Altium Designer その通りですが、そのインポート機能を利用するにはCadenceのライセンスが必要です。インポートされたファイルがAllegro ASCII形式である場合を除き（実際にはそうではありません） Re: FRMD-i.MX95 design files for Altium Designer こんにちは。NXPが提供したソース形式によっては、提供されたCADファイルをAltium形式に変換する必要があるかもしれません。 Re: FRMD-i.MX95 design files for Altium Designer こんにちは、 AltiumはOrCadやAllegroのフォーマットをインポートできます。私はそれを何度かやったことがあります。こちらのドキュメントをご覧ください: https://www.altium.com/documentation/altium-designer/design-tools-interfacing/allegro-import