IMX8MP は init によって起動される yocto システムを使用するため、デバッグ ポート ttymxc1 では Ctrl+C を使用できません。 コミュニティワーカーの皆さん、こんにちは。 initから起動したYoctoシステムでは、デバッグバックグラウンド（シリアルポート/dev/ttymxc1に対応）ではCtrl+Cコマンドが機能しません。ただし、デスクトップターミナルとSSH経由の場合は正常に機能します。デバッグモードでは、「setsid /bin/sh /dev/ttymxc1 2>&1」と設定すると新しいターミナルが作成され、Ctrl+Cが使用できるようになりますが、この設定はシステム起動のたびに実行する必要があります。問題の解決にご協力いただけないでしょうか？ご返信をお待ちしております。 Re: IMX8MP 使用init引导的yocto系统，debug口ttymxc1不能使用ctrl + c こんにちは@DADAXIN 以下のコードを /etc/inittab または init スクリプトに追加CAN。 ::respawn:setsid /bin/sh /dev/ttymxc1 2>&1 BR

HSE reserved memory size increase from BSP32 -> BSP43? Customer is Ford, s32g2, HSE FW 1.0.16. They are wondering if there is a way to determine how much HSE reserved memory their system will need, as there is a rather large discrepancy between the amount used BSP32 vs. BSP43: BSP43:     hse_reserved: shm@84000000 {       compatible = "nxp,s32cc-hse-rmem";       reg = <0x0 0x84000000 0x0 0x1000000>;  /* 16 MB */       no-map;     }; BSP32:     hse_reserved: shm@0x84000000 {       reg = <0x0 0x84000000 0x0 0x80000>;  /* 512k */       no-map;     }; @bogdan-folea  -Randy Krakora Board: S32G274 Linux BSP Priority: HIGH SW Variant: STANDARD Type: INQUIRY Re: HSE reserved memory size increase from BSP32 -> BSP43? Hello @RandyKrakora , I moved this ticket to the AP-Software-Support community because it is a topic related to Linux BSP. BR, Marian Vilau Re: HSE reserved memory size increase from BSP32 -> BSP43? Hello @RandyKrakora , The amount of memory needed depends on the how the application is going to use libpkcs, this should be configured by the customer in their own device tree to reflect the actual use case. Without having these details from the customer, it's not possible to come up with a specific number for size. This being said, I can give you some guidelines: for the memory allocator internals, session contexts and PKCS#11 object meta-data, something less than 100k should be enough, since we don't store the actual key material in DDR - not even the modulus and exponent of public keys (which can get rather large), instead the implementation of C_GetAttributeValue() gets them from HSE itself (any other key material is non-exportable). For cryptographic operations, the payload buffers must be also taken into account, since all of it must fit inside the non-cacheable memory that is accessible to HSE. For example, if you want to use libpkcs for hashing or to compute/verify a digital signature over a large amout of data (such as a entire kernel or hypervisor image during OTA), you are probably going to need at least 10M of buffer to fit all that (or even more if the HV comes with a rootfs attached). If needed, the amount of space required can be reduced by splitting the payload into multiple chunks and using multi-part operations. So, in the vast majority of cases, 16M is overkill and a more appropriate number can be set for RMEM size, depending on the actual use case and how many applications the customer has running on top of libpkcs and/or libhse. We've set a high limit to accommodate a wide range of use cases by default, but this doesn't mean it has to go into production like that - we expect the customer to adjust the base address and the offset during development. The only hard restriction is that the RMEM in its entirety should reside in the 0x80000000--0xDFFFFFFF address range. Best Regrards, Marian Vilau Re: HSE reserved memory size increase from BSP32 -> BSP43? Hello @RandyKrakora  , If your query/issue has been resolved and there are no follow-up questions, please mark the post as a solution so that the case can be closed. Please note: If there are no follow-up questions on the case and we do not receive a response, we will be closing the case in 7 business days from the most recent update. Exceptions apply during holidays. Thanks, Marian Vilau

Trying to Write two SDCards at same time using SPI. MK20DX256VLL10 Hello, this is my first post here, please tell me if im doing something wrong. Also english is not my main language, sorry if i say something wrong. I'm trying to write two SDCards at same time using SPI. Why at the same time? Because i need to do as fast as possible. At the time im writing this, im able to copy 48Mb of hex numbers in 07:10 minutes, using 10Mhz in SPI clock. I use the functions generated by Processor Expert: "SM*_ReceiveBlock(SM*_DeviceData, &Buffer, qnt*). After gathering some logs with my logic, i noticed that even if i send: SM2_ReceiveBlock(SM2_DeviceData, &Suporte, 1); SM2_SendBlock(SM2_DeviceData, StartBlock, 1);   SM3_ReceiveBlock(SM3_DeviceData, &Suporte, 1); SM3_SendBlock(SM3_DeviceData, StartBlock, 1); The SPI sends first the SM2 and them SM3. If its the SPI machine who sends the blocks and handle the receiving, i should be able to make these two at same time, no? Kinetis M Series MCUs Re: Trying to Write two SDCards at same time using SPI. MK20DX256VLL10 Hello @Pedro_Henrique, In order to understand better you application, Is SM2_SendBlock blocking? If the answer is yes, then to allow transfers to occur simultaneously, they must be handled through interrupts; otherwise, the core will execute the transfers sequentially, one after the other. Additionally, DMA can be added for higher speed. BR Habib Re: Trying to Write two SDCards at same time using SPI. MK20DX256VLL10 Sorry about the late reply. Yes, both SM2_SendBlock and SM3_SendBlock are blocking. Handling trought interrupts you say any interrupt? Like, calling them from a external interrupt? About DMA, i was looking for this. I think i will try to add DMA, but first i would need executing the transfers simultaneously. Re: Trying to Write two SDCards at same time using SPI. MK20DX256VLL10 Hello @Pedro_Henrique, You need to configure the SPI to use interrupts instead of blocking writes. This approach allows both data transfers to occur simultaneously. You can achieve this using Processor Expert, and this community post might be helpful as a reference. Additionally, you can review this guide, which demonstrates a typical use case for SPI interrupts. Although the example is not specifically for the K20, the implementation steps are essentially the same. BR Habib

what is mean slash on the icon? what is mean slash on the icon? Re: what is mean slash on the icon? Thank you for your interest in our products and for contributing to our community. Please refer to the following post: S32DS folders crossed out -> https://community.nxp.com/t5/S32K/S32DS-folders-crossed-out/m-p/2199261/emcs_t/S2h8ZW1haWx8bWVzc2FnZV9zdWJzY3JpcHRpb258TUhNQkNGN0lHMU00SUd8MjE5OTI2MXxTVUJTQ1JJUFRJT05TfGhL#M54177 I hope this information is helpful.

A peek at Linux kernel OOPS Analysis Hey everyone!! This one is going to be a very brief blog. A lot of times, system developers encounter OOPS from the linux kernel while tweaking in the kernel drivers. A kernel OOPS is a non-fatal but serious error that help developers debug the potential problems. It is like the kernel is the patient with an illness trying to talk to a doctor and telling what is wrong with it so that the developers can identify the issue and fix it. It generally occurs when the kernel detects an invalid operation such as an illegal memory access, NULL pointer dereferences, invalid instruction execution. An OOPS doesn't necessarily mean that the system will stop working right there and then. However, it does impact the reliability of the system until a point at which the system could potentially halt and stop working. OOPS generates a detailed report that contains info like the stack trace, CPU ID, stack pointer, program counter etc. While tweaking with a PCIe Endpoint driver on iMX8MM, I happened to break the driver's integrity [by mistake of course :p]. Please have a look at the below snapshot: -   With this OOPS, the system is trying to tell you very clearly that the cause of this error is due to an instruction at pci_epf_test_cmd_handler+0x4c which also happens to be the program counter for obvious reasons. Now to check which line of code in the kernel caused this OOPS, you have to do the following: - 1. Go to the directory where your kernel build is present and using the toolchain's 'nm' tool, list the symbol 'pci_epf_test_cmd_handler' address   nxgxxx@lsv03xxxx:~/linux-imx$ aarch64-poky-linux-nm -n vmlinux | grep pci_epf_test_cmd_handler ffff8000086280b0 t pci_epf_test_cmd_handler 2. We also have the offset of the line that caused the OOPS which is '0x4c' as per the log. So adding this offset to the address of the symbol obtained in the above step we get, 0xffff8000086280b0  + 0x4c = 0xffff8000086280fc 3. Using 'addr2line' utility of the toolchain and 'vmlinux' elf obtained in the build we get the line number in the kernel code that caused this issue:- nxgxxx@lsv03xxxx:~/linux-imx$ aarch64-poky-linux-addr2line -e vmlinux -f -i 0xffff8000086280fc   pci_epf_test_cmd_handler /home/nxgxxx/linux-imx/drivers/pci/endpoint/functions/pci-epf-test.c:843 That's it. It is very easy to debug the kernel with the kind of tools we have nowadays. There are alternatives which developers use to debug the kernel like inspecting the kernel dump via gdb. One of these days, we will cover what pc, lr and other fields in an OOPS denote, just for the fun of it. Happy learning!! Hey everyone!! This one is going to be a very brief blog. A lot of times, system developers encounter OOPS from the linux kernel while tweaking in the kernel drivers. A kernel OOPS is a non-fatal but serious error that help developers debug the potential problems. It is like the kernel is the patient with an illness trying to talk to a doctor and telling what is wrong with it so that the developers can identify the issue and fix it. It generally occurs when the kernel detects an invalid operation such as an illegal memory access, NULL pointer dereferences, invalid instruction execution. An OOPS doesn't necessarily mean that the system will stop working right there and then. However, it does impact the reliability of the system until a point at which the system could potentially halt and stop working. 101 i.MX RT Processors i.MX Processors QorIQ Devices Security SW | Downloads

ユースケースを通して理解するPCIeのOutbound/Inboundウィンドウ 皆さん、こんにちは。このブログでは、次の内容を扱います。   システム概要 ユースケース PCIeにおけるOutbound/Inboundウィンドウとは何か、どのように動作するか ATUとは何か、PCIeでなぜ重要なのか LS1028とiMX8QXPにおけるPCIeウィンドウの設定方法 コードの解説 テストケースの実行 システム概要 上の図に示すように、このシステムは2つのメインブロックで構成されています。 a. iMX8QXP［PCIe Root Complexとして構成］ b. LS1028［PCIe Endpointとして構成］ ソフトウェアコンポーネント： iMX8QXP - Linux Factory 6.6.36 LS1028ARDB - LSDK-18.09 ハードウェアコンポーネント： iMX8QXP MEK Board LS1028ARDB Board M.2 Key E PCIe Bridge Root Complex（RC）とEndpoint（EP）は、両方のボードのM.2 Key Eコネクタ上のPCIeブリッジ経由で接続されています。 両方のPCIe RCとEPで使用するリファレンスクロックは100MHzです。 PCIe Bridge with M.2 Key E interfaceM.2キーEインターフェースを備えたPCIeブリッジ M.2 Key E PCIe Bridge ユースケース 顧客要件として、キャッシュ可能および非キャッシュ可能なDRAMメモリ領域を対象に、Uboot上でPCIeからDDRへの転送をベンチマークするソフトウェアプログラムが必要になりました。 このベンチマークソフトウェアは、PCIe空間からDDRへのDMA転送を、次の手順で周期的に実行します。 1) PCIeからDDRへのDMA転送（非ディスクリプタ）を開始する。データはPCIeから非キャッシュ可能なバッファ（A）へ転送される。 2) DMA転送の完了を待つ。 3) 非キャッシュ可能バッファ（A）からキャッシュ可能バッファ（B）へ受信データをコピーする。 4) データの不一致がないか確認し、それに応じて報告します。 注： DMA転送には2種類あります：ディスクリプタと非ディスクリプタです。 DescriptorベースのDMAでは、CPUはメモリ上に「ディスクリプタ」と呼ばれるリストまたはチェーンを用意します。各ディスクリプタは、ソース、デスティネーション、転送サイズなどの情報を含むデータ構造です。 非ディスクリプタDMAでは、CPUがDMAコントローラのレジスタを直接設定し、単一の特定のDMA転送に対するパラメータを定義します。 このユースケースでは非ディスクリプタDMA転送を使用します。 RCとEPは、Uboot上で上記のユースケースを実行します。iMX8QXPは、デフォルトでRCとして動作します。ただし、LS1028 PCIe2をEPとして構成するには、RCW[HOST_AGT_PEX] = 1を設定し、その変更済みRCWをボードにフラッシュしてからLS1028を起動する必要があります。 このユースケースを実装するには、次のようにします。 iMX8QXP側では、Ubootソースコード中のcmd/pci.cを変更して「pci」ユーティリティに独自の機能を追加します。パッチ適用後は、Ubootコンソールで「pci p」コマンドを実行するだけでテストケースを実行できます。 LS1028A側では、mwコマンドを使用してPCIeコントローラレジスタに書き込むだけで、このユースケース用のEPを設定します。 PCIeにおけるOutboundトランザクションとInboundトランザクションとは何か？ OutboundトランザクションとInboundトランザクションの概念を説明するにあたり、PCIeファブリック内を流れるトランザクションについて意識しておくべきエンティティが2つあります。 Initiator - リクエストを送信してトランザクションを開始するコンポーネントです。例：Memory Readリクエストはデータを要求するリクエストを送信します。 Completer - リクエストを受信し、最終的にレスポンスを返すコンポーネントです。例：Initiatorから送られてきたMemory Readリクエストを受信すると、要求されたデータを含むCompletion TLPをInitiatorに返送します。 PCIeにおけるトランザクションは、デバイス[Root complexまたはEnd-point]に対するデータフローの方向に応じて2つに分類できます。 Inbound - PCIeバスからデバイスへデータが入ってくる方向のトランザクションです。デバイスの観点では、他のデバイスが発行したこのリクエストに対して自分がCompleterとなります。例：Root complex[initiator]がEnd-point[completer]にMemory Write TLPを送信する場合、このときEP側はRCから入ってくるInboundトランザクションを受け取ることになります。 Outbound - デバイスからPCIeバスへデータが出ていく方向のトランザクションです。デバイスの観点では、自分がこのリクエストを発行するInitiatorであり、別のデバイスがそれを完了させます。例：End-point[Initiator]がRoot-complex[completer]にMemory Read TLPを送信する場合、このときEP側はRCに向かうOutboundトランザクションを発行していることになります。 ATUとは何か、PCIeでなぜ重要なのか PCIeのTLPトランザクションではPCIeアドレスが使用されます。これらのアドレスは、CPUやメモリ、周辺回路間のオンチップ通信に使われるローカル内部バスアドレス[AXIやAHBなど]とは異なります。そのため、PCIeのアドレスをローカル内部バスのアドレスにマッピングするエンティティが必要になります。ここで登場するのがATUです。 ATUは、デバイスのアドレス空間とホストのアドレス空間との間のアドレスマッピングを担当するAddress Translation Unitです。これにより、デバイスはホストシステムのメモリやその他のリソースへアクセスできるようになります。ATUが必要となる代表的なシナリオを次に示します。 1. PCIeデバイス（ネットワークカードやストレージコントローラなど）がDMA経由でホストメモリにアクセスする必要がある場合。したがって、デバイスが発行するアドレスは、ホストがそれらを認識して処理できるようATUによって変換される必要があります。   2. PCIeデバイスがメモリマップドIOアドレスにアクセスしたい場合。この処理を行うには、デバイスが要求したアドレスをホストが理解できるアドレスに変換するためにATUが必要になります。   したがって、PCIeデバイスがDMAによるメモリの読み書きなどのアクセス要求を開始するたびに、ATUはデバイスが発行したアドレスを、以下の図に示すようにホストシステム側のアドレスへ変換します。 ATU TranslationATU変換 これでInbound/Outboundトランザクションが何であり、PCIeにおいてATUがどのように動作するかが分かったので、次にデバイス[RC/EP]がこれらのトランザクションを実行できるようにする方法について説明します。そのために、デバイスのPCIeコントローラ内でATU変換を設定し、InboundウィンドウとOutboundウィンドウを構成します。 iMX8QXPとLS1028でPCIeのOutboundウィンドウとInboundウィンドウをそれぞれどのように設定するか？ このユースケースでは、iMX8QXP［Root Complex］側にOutboundウィンドウを1つ、LS1028A［Endpoint］側にInboundウィンドウを1つ設定します。 a. iMX8QXPにOutboundウィンドウを設定するために、以下のレジスタを設定します。 iATU Index register-どのリージョンにアクセスするかと、その方向［Inbound/Outbound］を定義します。 iATU Region Control 1 Register - 最大ATUリージョンサイズやその他のTLP属性を設定します。 iATU下位ベースアドレスレジスタ & iATU Upper Base Address Register これらのレジスタは、変換前のウィンドウの開始アドレスを設定します。 iATU Limit Address Register - 変換前のウィンドウの終了アドレスを設定します。 iATU 下位ターゲットアドレスレジスタ ＆ iATU Upper Target Address Register これらのレジスタは、変換後の開始アドレスと終了アドレスを設定します。 iATU Region Control 2 Register - REGION_ENビットを有効にし、マッチモードを選択します。 Outbound WindowOutboundウィンドウ b. LS1028AにInboundウィンドウを設定する場合も、同じレジスタ群を設定します。 iATU Index Register iATU Region Control 1 Register iATU下位ベースアドレスレジスタ iATU Upper Base Address Register iATUリミット・アドレス・レジスタ iATU下位ターゲットアドレスレジスタ iATU上位ターゲットアドレスレジスタ iATU領域制御2レジスタ   さらに、次のレジスタも設定します。 PCI Express Command Register - Bus masterビットを有効にします。 PEX PF0 CONFIG Register - Config Readyビットをセットします。EP側がコントローラの初期化完了をRCに知らせるために使用されます。   このユースケースを実行している間、LS1028［EP］は終始Ubootコンソール上で動作しているため、EP側でこれら2つの追加レジスタを設定する必要があります。Linux上で動作しているのであれば、PCIeドライバがこの設定を行ってくれたはずです。 Inbound WindowInboundウィンドウ コードの解説 このブログにはパッチが添付されており、必要に応じて読者が内容を確認して利用できるようになっています。 注：このコードは決してプロダクションレベルのコードであることを意図したものではないため、読者の方は参考としてのみ利用してください。 Ubootパッチは、以下の処理を行います。 MMUを設定し、DRAMレンジ80020000-88000000を非キャッシュ可能にします。テストケース用のキャッシュ可能メモリとして、DRAMレンジ0x92000000-FE000000 を使用しています。 PCIeブリッジ経由でLS1028 Endpointに接続されたiMX8QXP上にOutboundウィンドウを作成します。これに対応して、LS1028側にInboundウィンドウを設定します。 ループ内で：- キャッシュ可能および非キャッシュ可能な1MBメモリ領域をゼロクリアします。 キャッシュ可能な1MB領域に対してデータキャッシュをフラッシュします。 EndpointのDDRからRCの非キャッシュ可能メモリ領域へ1MBのデータを転送するDMAリードを設定し、トリガします。 非キャッシュ可能メモリからキャッシュ可能メモリへ1MBのデータを転送します。 キャッシュ可能な1MBメモリと期待するデータを比較します。不一致が発生した場合は異常としてループを抜けます。一致している場合は、そのままループを継続します。   Ubootコンソールで「pci p」コマンドを実行すると、上記のシーケンスが開始されます。 Ubootソースにパッチを適用した後、Ubootバイナリをビルドし、次にSPLをビルドします。SPLをiMX8QXPにフラッシュします。 テストケースの実行 a. RC［iMX8QXP］とEP［LS1028ARDB］をM.2 Key.Eブリッジで接続し、RCとEPをUbootが起動するところまでブートします。 b. LS1028のUbootコンソールで、Inboundウィンドウを設定するために次のコマンドを実行します。 mw.l 0x3500900 0x80000001 mw.l 0x3500904 0x0 mw.l 0x350090c 0x0 mw.l 0x3500910 0x0 mw.l 0x3500914 0x07ffff mw.l 0x3500918 0xA0000000 mw.l 0x350091c 0x0 mw.l 0x3500908 0xC0000000 mw.b 0x3500004 0x06 mw.l 0x35C0014 0x00001001 上記のレジスタは、次のセクションで説明したPCIe ATU設定の一部です。 iMX8QXPとLS1028でPCIeのOutboundウィンドウとInboundウィンドウをそれぞれどのように設定するか レジスタアドレスとその意味については、LS1028Aのリファレンスマニュアルで確認してみてください。 c. RC側で「pci p」を実行すると、DMA転送のユースケースがトリガされます。 PCIeのInboundトランザクションとOutboundトランザクションについて、このブログではごく表面的に触れただけです。しかし、DMAを用いてメモリ転送をどのようにトリガできるかについて、生のイメージを示すことを目的としていました。質問があれば、DMを送るかコメント欄に投稿してください。 皆さん、こんにちは。このブログでは、次の内容を扱います。   システム概要 ユースケース PCIeにおけるOutbound/Inboundウィンドウとは何か、どのように動作するか ATUとは何か、PCIeでなぜ重要なのか LS1028とiMX8QXPにおけるPCIeウィンドウの設定方法 コードの解説 テストケースの実行 通信標準 i.MX Processors QorIQデバイス SW | ダウンロード テクノロジ・フォーカス

Example MPC5643L TSENS Temperature_calculation CW210 ******************************************************************************** * Detailed Description: * Application performs basic initialization, setup PLL to maximum allowed freq., * initializes and display notice via UART terminal and then terminal ECHO. It * calculates temperature using TSENS0 and TSENS1 and prints it to the terminal. * * ------------------------------------------------------------------------------ * Test HW:         xPC564xLKIT, PPC5643L Cut3 silicon * Target :         internal_FLASH, RAM * Fsys:            120 MHz PLL0 * Debugger:        Lauterbach Trace32 *                  PeMicro USB-ML-PPCNEXUS * Terminal:        19200-8-no parity-1 stop bit-no flow control via LINFlex0 * EVB connection:  default * ******************************************************************************** ******************************************************************************** * Detailed Description: * Application performs basic initialization, setup PLL to maximum allowed freq., * initializes and display notice via UART terminal and then terminal ECHO. It * calculates temperature using TSENS0 and TSENS1 and prints it to the terminal. * * ------------------------------------------------------------------------------ * Test HW:         xPC564xLKIT, PPC5643L Cut3 silicon * Target :         internal_FLASH, RAM * Fsys:            120 MHz PLL0 * Debugger:        Lauterbach Trace32 *                  PeMicro USB-ML-PPCNEXUS * Terminal:        19200-8-no parity-1 stop bit-no flow control via LINFlex0 * EVB connection:  default * ******************************************************************************** General

イネーブリング・テクノロジー: DDRの基礎 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> このクラスでは、DDRデバイスの基本操作と内部メカニズムについて説明します。このクラスでは、DDRサブシステムの立ち上げと検証を可能にし、簡素化するためのツールについても説明します。 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> このクラスでは、DDRデバイスの基本操作と内部メカニズムについて説明します。このクラスでは、DDRサブシステムの立ち上げと検証を可能にし、簡素化するためのツールについても説明します。

车载无线充电解决方案 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 由于无线充电的便利性、耐用性和汽车安装性，消费者对无线充电的接受度正在呈指数级增长。本次会议将提供车载无线充电设计的深入技术细节和指导。还回顾了涵盖低功率和中功率应用的 NFC/RFID 卡保护。 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 由于无线充电的便利性、耐用性和汽车安装性，消费者对无线充电的接受度正在呈指数级增长。本次会议将提供车载无线充电设计的深入技术细节和指导。还回顾了涵盖低功率和中功率应用的 NFC/RFID 卡保护。

電動化:HV EVパワーインバーターシステムとGD3100のレビュー <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> このコースでは、高電圧電気インバータシステムのシステム分析を行います。NXPの電動化ソリューションについてもっと知りたいと思っているすべての人にとって良いセッションです。電気自動車のパワートレインのアーキテクチャと機能安全をレビューします。MC33GD3100の概要、主要な機能、および設計サポートに重点を置いています。 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> このコースでは、高電圧電気インバータシステムのシステム分析を行います。NXPの電動化ソリューションについてもっと知りたいと思っているすべての人にとって良いセッションです。電気自動車のパワートレインのアーキテクチャと機能安全をレビューします。MC33GD3100の概要、主要な機能、および設計サポートに重点を置いています。

Porting OpenWrt/LEDE on QorIQ Layerscape ARMv8 Platforms OpenWrt is a highly extensible GNU/Linux distribution for embedded devices (typically wireless routers), OpenWrt is built from the ground up to be a full-featured, easily modifiable operating system for your router. LEDE is based on OpenWrt, targeting a wide range of wireless SOHO routers and non-network device. This document introduces how to porting and running OpenWrt/LEDE on QorIQ LS1012/LS1043 platform. 1. Porting OpenWrt/LEDE Source on QorIQ Layerscape Platforms 2. Deploy OpenWrt/LEDE Images to Boot up the System 3. Verify VLAN Interface and PFE in LEDE System QorIQ LS1 Devices Re: Porting OpenWrt/LEDE on QorIQ Layerscape ARMv8 Platforms Hi, would you be so kind to point out what I would have to change in order to deploy openwrt on the Freedom reference board of the ls1012a? Thanks in advance for any help, Re: Porting OpenWrt/LEDE on QorIQ Layerscape ARMv8 Platforms Hello srinivas reddy reddy, I verified my document again some days ago, there was no problem. 1. No need to apply these patches, so far all these patches have already been accepted by LEDE community. 2. Kernel version should be 4.4, please refer to the Kernel configuration file in target/linux/layerscape/64b/config-default.     U-BOOT version is 2016.09, u-boot is in the folder build_dir/target-aarch64_armv8-a_musl/uboot-layerscape-ls1012ardb/uboot-layerscape-v1.0. 3. You just need to use the final image bin/targets/layerscape/64b/lede-layerscape-64b-ls1012ardb-squashfs-firmware.bin. Please pay attention to the following build procedure. git clone https://github.com/lede-project/source.git make menuconfig Target System (NXP Layerscape)  --->             (X) NXP Layerscape Subtarget (layerscape 64b boards)  --->             (X) layerscape 64b boards             ( ) layerscape 32b boards Target Profile (Default Profile)  --->             ( ) Multiple devices             (X) Default Profile             ( ) ls1012ardb-64b             ( ) ls1043ardb-64b Global build settings  --->             Binary stripping method (none)  --->                         (X) none                         ( ) strip                         ( ) sstrip [ ] Package the LEDE-based Toolchain Boot Loaders  --->             <*> uboot-layerscape-64b-ls1012ardb             <*> uboot-layerscape-64b-ls1043ardb Firmware  --->             <*> fman-layerscape-ls1043ardb             <*> ppfe-ls1012ardb             <*> rcw-layerscape-ls1012ardb             <*> rcw-layerscape-ls1043ardb Thanks, Yiping Re: Porting OpenWrt/LEDE on QorIQ Layerscape ARMv8 Platforms Hi  Yiping wang, I am working on NXP board Model: LS1012A RDB Board, RevB. I am using yocto source LS1012A-SDK-SOURCE-20161230-yocto.iso. I was able to flash and boot yocto kernel.itb and rootfs from SD card. But with the default yocto build images, Ethernet interface is not working. So, I tried  openWrt by following steps as per "Porting Openwrt on QorIQ Layerscape ARMv8 Platforms.pdf" and facing the same issue as explained my miguel lopez.  No option to select under "Boot Loader", No .bin file generated after the build. Need below clarification ..  1. Do we need to apply the patch files which you attached above in your first post ?  2. What are the the u-boot and kernel version used in this ? What are the kernel configuration to enable Ethernet interface on LS1012ARDB ? 3. How to generate uboot, kernel and other image file required to boot the LS1012ARDB board. Re: Porting OpenWrt/LEDE on QorIQ Layerscape ARMv8 Platforms Hello miguel lopez, Sorry for not noticing your previous comment, I didn't follow in this page previously. I remembered all NXP patches for LS1012/LS1043 had already be accepted by LEDE community. The latest version is v8, in this version, firmware rcw/uboot-32b/ppfe should be uploaded to github firstly. The built flash image should include rcw/uboot/fman/ppfe/dtb/kernel/rfs, after program this flash image at address 0, the system can be set up. I had already removed my LEDE workspace last year. I need to clone the latest LEDE source code to do verification for you, will give you feedback later. Thanks, Yiping Re: Porting OpenWrt/LEDE on QorIQ Layerscape ARMv8 Platforms Hi, Anyone could help me? Yiping? I've got to decide if this is a suitable platform for our router design. Thanks in advance. Re: Porting OpenWrt/LEDE on QorIQ Layerscape ARMv8 Platforms Hi, I'm trying to create the image for LS1012ardb board from the OpenWRT/LEDE trunk. I've cloned the OpenWRT/LEDE trunk: git clone https://git.lede-project.org/source.git and run: ./scripts/feeds update -a ./scripts/feeds install -a and tried to configure with make menuconfig as is described in your document: I've selected the NXP Layerscape, layerscape 64b boards and ls1012ardb-64b target profile. I've selected create a journaling filesystem and in firmware: rcw-layerscape-ls1012ardb. But I can't see anything in the Boot loaders section of menuconfig to make the u-boot (but the source code is downloaded in dl directory). I run make -j6 and ends without errors, but there is no bin files created in OpenWRT/bin directories: missing PBL_0x35_0x08_800_250_1000_default.bin missing u-boot-ls1012ardb.bin missing ls1012ardb-ext4-firmware.bin Applying patches to the trunk ends with error: Patch failed!  Please fix /home/administrador/lede/target/linux/layerscape/patches-4.4/0002-layerscape-add-64b-32b-target-for-ls1012ardb-device.patch! Have I missed something? Regards, zmlopez

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APF-HMB-T2467 - Wireless Charging Outline current wireless charging market situation and the trend. Outline current wireless charging market situation and the trend.

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HMB-N1903 NFCおよびBluetooth Low Energyスマートデバイスとのトータル相互運用性 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> ホスピタリティ業界、ホームリーダー、またはスマートフォンやタブレットに接続するアプリケーションの分野で活躍するお客様は、現在市場に出回っているすべてのスマートフォンとのシステムの相互運用性を保証するという課題に直面しています。その答えは、NFCおよびBLEターンキーソリューション、つまりPN7462およびQN902x Bluetooth 4.0 Low Energyファミリに基づくNXPのNFC/BLEリファレンスデザイン(OM27462NBR)として提供されます。 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> ホスピタリティ業界、ホームリーダー、またはスマートフォンやタブレットに接続するアプリケーションの分野で活躍するお客様は、現在市場に出回っているすべてのスマートフォンとのシステムの相互運用性を保証するという課題に直面しています。その答えは、NFCおよびBLEターンキーソリューション、つまりPN7462およびQN902x Bluetooth 4.0 Low Energyファミリに基づくNXPのNFC/BLEリファレンスデザイン(OM27462NBR)として提供されます。 スマートホーム&ビル

Example MPC5777C-PinToggleStationery GHS714 ******************************************************************************** * Detailed Description: * Application performs basic initialization, initializes interrupts, blinking * one LED by Core0, second by Core1 (by interrupt), initializes and display * notice via UART terminal and then terminal ECHO. * * ------------------------------------------------------------------------------ * Test HW:         MPC5777C-512DS Rev.A + MPC57xx MOTHER BOARD Rev.C * MCU:             PPC5777CMM03 2N45H CTZZS1521A * Fsys:            PLL1 = core_clk = 264MHz, PLL0 = 192MHz * Debugger:        Lauterbach Trace32 * Target:          internal_FLASH * Terminal:        19200-8-no parity-1 stop bit-no flow control on eSCI_A * EVB connection:  ETPUA30 (PortP P23-15) --> USER_LED_1 (P7-1) *                  ETPUA31 (PortP P23-14) --> USER_LED_2 (P7-2) * ******************************************************************************** ******************************************************************************** * Detailed Description: * Application performs basic initialization, initializes interrupts, blinking * one LED by Core0, second by Core1 (by interrupt), initializes and display * notice via UART terminal and then terminal ECHO. * * ------------------------------------------------------------------------------ * Test HW:         MPC5777C-512DS Rev.A + MPC57xx MOTHER BOARD Rev.C * MCU:             PPC5777CMM03 2N45H CTZZS1521A * Fsys:            PLL1 = core_clk = 264MHz, PLL0 = 192MHz * Debugger:        Lauterbach Trace32 * Target:          internal_FLASH * Terminal:        19200-8-no parity-1 stop bit-no flow control on eSCI_A * EVB connection:  ETPUA30 (PortP P23-15) --> USER_LED_1 (P7-1) *                  ETPUA31 (PortP P23-14) --> USER_LED_2 (P7-2) * ******************************************************************************** General Re: Example MPC5777C-PinToggleStationery GHS714 It is configured at the very beginning in the file init.s, comments say # configure PLL0 to 192MHz (40MHz XOSC reference) # configure PLL1 to 264MHz (48MHz PLL0 PHI1 output reference) Re: Example MPC5777C-PinToggleStationery GHS714 Hi, Thanks for this example,could you help me about the clock source to the PIT Timer . what is the out put clock friquency of phi and phi1. please help on . Thanks!

カリフォルニア大学デービス校チーム The One テクニカルレポート <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> <meta http-equiv="Content-Type" content="text/html; charset=utf-8" />