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如何在 S32 Design Studio 中安装 S32K144EVB SDK 你好, 今天,我安装了 S32 Design Studio 来评估S32K144EVB板。我想运行一个小测试,但是阅读手册后发现,当我创建一个新的应用程序项目时,当我点击“SDK”按钮时,并没有出现任何 S32 SDK。 如何为我的开发板安装 SDK 谢谢。 Re: How install S32K144EVB SDK in S32 Design Studio 嗨@ptcaos 首先,您需要下载与您的 S32DS IDE 兼容的软件版本。支持的 IDE 版本在软件的发行说明文档中指定。 在这个例子中,我将使用适用于 S32K1 设备的最新 RTD 版本: 下载 S32K1_S32M24x_RTD_R21-11_3.0.0_D2503_DesignStudio_updatesite.zip。该软件包可在“S32K1 实时驱动程序→ 汽车软件 - S32K1_S32M24x - Cortex-M 实时驱动程序 → S32K1_S32M24x 实时驱动程序 AUTOSAR R21-11 版本 3.0.0”下找到。 在 S32 设计工作室 3.6.x 版本中,导航至帮助 → S32DS 扩展和更新。 在 S32DS 扩展和更新窗口中,单击右下角的“添加更新站点” 。 选择 .zip 文件文件是之前下载的。添加后,该代码包,软件包将出现在可用扩展和更新列表中。 选择要安装的软件包,然后单击“安装/更新” 。 接受许可协议,然后单击“完成”。 安装成功后,S32DS 将提示您重新启动 IDE 以使更改生效。 重要提示:创建新项目时,请确保选择与已安装的 RTD 软件包兼容的工具链版本。例如,RTD 3.0.0使用 NXP GCC 10.2.0 进行开发和测试。此信息可在相应的版本说明文档中找到。 BR,VaneB
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S32 design Studio I am trying to install S32 design studio v2.0. When I install S32 design studio v2.0 it send request.xml I take this file to license request for Activation.xml I store this on to my computer. When I get back to the install it has timeout and will not let me add the Activation.xml file. How do I do this is the time they allow?
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S32 Design Studio 我正在尝试安装 S32 设计工作室 v2.0。安装 S32 设计工作室 v2.0 时,它会发送 request.xml 文件。我将此文件用于获取激活许可请求,并将其存储在我的计算机上。当我返回安装程序时,它超时了,不允许我添加 Activation.xml 文件。我该如何在规定的时间内完成这件事?
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How to let S32G3 LLCE CAN driver run in freertos Hello everyone,      I am working on S32G-VNP-RDB3 board and try to use LLCE CAN  in this module. I search the NXP website, but only find S32G2's porting method in S32DS3.4, and have no S32DS3.5 S32G3's porting method. My setup is S32DS3.5, RTD is 4.4.4. For EB Tresos Studio and LLCE,  which version should I use to let CAN2CAN code compile pass?Where can I find the porting method for S32G-VNP-RDB3(S32G399A)? The following is my S32DS.3.5's install details. GoldVIP Re: How to let S32G3 LLCE CAN driver run in freertos Hello, @Jimmybai  Thanks for your post. Would you mind sharing your setup? 1. What is the LLCE version used in your test? which RTD version used?(since there is not RTD4.4.4) 2. So you want to implement a CAN2CAN application within FreeRTOS on RDB3? BR Chenyin Re: How to let S32G3 LLCE CAN driver run in freertos Hi Chenyin,         Actually, I don't know what your RTD version refer to, maybe you refer to LLCE RTD? I know little about how to setup LLCE environment. My setup is S32G399A bench, and S32G3 RTD is 4.0.0. Can you give me a recommended LLCE and RTD version for S32G399A setup and download position? Really, I need a LLCE setup guide for S32G3. Thanks. Re: How to let S32G3 LLCE CAN driver run in freertos Hello, @Jimmybai  Thanks for your reply. If there are not dedicated version dependencies, I suggest firstly following the AN13423 to learn the basic usage for using CAN2CAN on S32G platforms BR Chenyin
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etpu クランク読み取り信号-mpc5775e こんにちは、 私はCodeWarrior eTPU Function Set (AN4907)を使用してMPC5775EでeTPU CRANK機能を使用しようとしています。 AN4907によると、CRANK機能が チャネル0に割り当てられた場合、入力信号は TCRCLK経由で接続されるべきです。そこで、外部クランク信号をEVBの TCRCLK入力(J122、ピン12) に接続しました。ピンはピンツールで適切に設定され、角度モード(TBCR.AM)が有効になっています。 しかし、CRANK機能は入力信号を一切検出しません。状態は常にSEEK(状態=0)のままであり、歯カウンターはゼロのままで、歯周期は記録されません。 私は既に以下の事項を確認済みです。 外部信号は存在し、GPIOとして正しく読み取ることができます。 CRANK機能は エンジンA、チャンネル0に割り当てられています。 このピンはTCRCLK用に設定されています。 TBCR.AMが有効になっています。 CRANKチャネルは正常に初期化され、高い優先度を持ちます。 それにもかかわらず、eTPUは入力遷移を一切検出していないようだ。 同様の問題を経験された方、またはMPC5775EでTCRCLKをCRANK入力として使用するために追加の設定が必要かどうかをご存知の方はいらっしゃいますか? 参考までに、私のプロジェクトを添付しました。 どんなご支援でも大変感謝いたします。 よろしくお願いします。 Re: etpu crank-reading signal-mpc5775e こんにちは、 おそらく、あなたは活性型のIGF-1を持っているでしょう。 トランジション検出はデフォルトで無効になっているので、信号は通過しないと思います。信号を処理するには、IGFバイパスを有効にする必要があります。 よろしくお願いいたします。 ピーター
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如何在FreeRTOS中运行S32G3 LLCE CAN驱动程序 大家好, 我正在使用 S32G-VNP-RDB3 开发板,并尝试在该模块中使用 LLCE CAN。我在NXP网站上搜索过,但只在S32DS3.4中找到了S32G2的移植方法。并且没有 S32DS3.5S32G3的移植方法。我的配置是S32DS3.5,RTD 为 4.4.4。对于 EB Tresos Studio 和 LLCE,我应该使用哪个版本才能让 CAN2CAN 代码编译通过?哪里可以找到 S32G-VNP-RDB3 (S32G399A) 的移植方法?以下是我的 S32DS.3.5 版本。安装详情。 金VIP Re: How to let S32G3 LLCE CAN driver run in freertos 你好, @Jimmybai 感谢你的帖子。 请问您介意分享一下您的配置吗? 1. 你们测试中使用的LLCE版本是什么?RTD版本是什么?(因为没有RTD4.4.4版本) 2. 所以你想在 RDB3 上使用 FreeRTOS 实现 CAN2CAN 应用? BR 陈银 Re: How to let S32G3 LLCE CAN driver run in freertos 陈银你好, 实际上,我不知道您说的RTD版本指的是什么,也许您指的是LLCE RTD?我对如何搭建 LLCE 环境知之甚少。我的配置是 S32G399A 台式机,S32G3 RTD 版本为 4.0.0。请问您能否推荐一下适用于 S32G399A 安装和下载位置的 LLCE 和 RTD 版本?我真的需要一份适用于 S32G3 的 LLCE 设置指南。谢谢。 Re: How to let S32G3 LLCE CAN driver run in freertos 你好, @Jimmybai 感谢您的回复。 如果没有专用的版本依赖项,我建议首先参考AN13423来学习在 S32G 平台上使用 CAN2CAN 的基本方法。 BR 陈银
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Code Warrior 10.5.1 for PA - 新しいソフトウェアのインストールが機能しない Code Warrior for PA 10.5.1 をインストールしており、QCVS (RCW 作業用) を追加しようとしています。インストールはクリーンな新規インストールとして実行されました。 新しいソフトウェアのインストールを使用しようとすると、エラーが発生します。 助けてください。 また、オフライン インストール パッケージへのリンクは機能しません (NXP Code Warrior のメイン ページに戻されてしまいます)。 参考までに、Web ブラウザーで更新場所のいずれかに移動しようとすると、「ページが見つかりません」というメッセージが表示されます。 生成されたエラーは次のとおりです: 一部のサイトが見つかりませんでした。詳細についてはエラー ログを参照してください。http://freescale.com/lgfiles/updates/Eclipse/PA10_5_1/com.freescale.pa.pkt_win/content.xmlのリポジトリを読み取ることができません。ハンドシェイク中にリモート ホストが接続を閉じました。http: //freescale.com/lgfiles/updates/Eclipse/PA10_5_1/com.freescale.pa.buildtools_win/content.xmlのリポジトリを読み取ることができません。ハンドシェイク中にリモート ホストが接続を閉じました。http: //freescale.com/lgfiles/updates/Eclipse/PA10_5_1/com.freescale.pa.qcvs_win/content.xmlのリポジトリを読み取ることができません。ハンドシェイク中にリモート ホストが接続を閉じました。http: //freescale.com/lgfiles/updates/Eclipse/PA10_5_1/com.freescale.pa.updatesite_win/content.xmlのリポジトリを読み取ることができません。リモートホストがハンドシェイク中に接続を閉じました Re: Code Warrior 10.5.1 for PA - Install New Software not working それでもツールを入手できなかった 以下のようなエラーが発生します Re: Code Warrior 10.5.1 for PA - Install New Software not working まだ古い freescale.com アドレスを指しているため、新しいソフトウェアのインストール ツールが新しいソフトウェアを取得する場所を変更することで、これを機能させることができました。「ヘルプ」→「新しいソフトウェアのインストール」に進み、「利用可能なソフトウェア サイト」をクリックして、QCVS を含むいくつかの場所を Freescale の nxp に更新すると、ツールを入手できるはずです。 Re: Code Warrior 10.5.1 for PA - Install New Software not working こんにちは。QCVSオフラインインストールパッケージを送っていただけますか? ありがとう Re: Code Warrior 10.5.1 for PA - Install New Software not working リンクを使用しました https://nxp.flexnetoperations.com/control/frse/download?agree=Accept&element=6529687&dkey=9017647 しかし、それはあなたにとってはうまくいかないでしょう。 あなたがすべき: 0. nxpにログインする 1. オープンチケットサポート 2. サポートからリンクを取得する 3. サポート -> ティッカー をクリック -> ダウンロードをクリックし、コミットメントを承認して、次のプロファイルに進みます。 つまり、上記のようなリンクです。 数日間有効となります。 Re: Code Warrior 10.5.1 for PA - Install New Software not working どうすればこのコピーを入手できますか、それらのサイトはまだダウンしています... Re: Code Warrior 10.5.1 for PA - Install New Software not working オフライン インストール ファイルを送信していただけますか。よろしくお願いします。 Re: Code Warrior 10.5.1 for PA - Install New Software not working オフライン インストール ファイルを送信していただけますか。よろしくお願いします。また Re: Code Warrior 10.5.1 for PA - Install New Software not working すでに入手しました。ありがとうございます! Re: Code Warrior 10.5.1 for PA - Install New Software not working オフライン インストール ファイルを送信していただけますか。よろしくお願いします。 Re: Code Warrior 10.5.1 for PA - Install New Software not working 実際にここで PA 4.5 の QCVS を見つけ、codewarior-10.5.1 に正常に追加しました。 場所のスクリーンショットを添付しました。他の人にも役立つかもしれません。 Re: Code Warrior 10.5.1 for PA - Install New Software not working こんにちは、 オフラインインストールファイルをありがとうございます。私はこれをインストールし、Code Warrior 10.5.1 で動作させています。 注意: 「インストール中にすべての更新サイトにお問い合わせして必要なソフトウェアを検索する」オプションの選択を解除する必要がありました。そうしないと、インストールはエラーで失敗します。 再度、感謝します Re: Code Warrior 10.5.1 for PA - Install New Software not working CodeWarrior for Power Architecture Rev 4.5 の QCVS オフライン インストール パッケージを送信しましたので、メールボックスを確認してダウンロードしてください。 PA 4.5用のQCVSをダウンロードした後、CodeWarrior for PA 10.5.1 IDEを開き、「ヘルプ->新しいソフトウェアのインストール->追加->アーカイブ」からQCVSパッケージをインストールしてください。 Re: Code Warrior 10.5.1 for PA - Install New Software not working 私はこれでもう少し先へ進みました。 新しいソフトウェアのインストールが機能しないのは、CodeWarrior インストーラーがダウンロード サイトを古い「freescale.com」に設定したままであるからです。編集して「cache.nxp.com」に置き換えました。この情報を見つけるのは非常に困難でした!QCVS インストーラーは実行されますが、MD5 ハッシュ エラーが生成されます (添付ファイルを参照)。これは、更新サイト (ビルド ツール、Eclipse など) を実行している場合にも発生します。CodeWarrior の他のバージョンでも同様です (v10.3 もあります)。これをどう解決すればいいでしょうか? Re: Code Warrior 10.5.1 for PA - Install New Software not working こんにちは。回答ありがとうございます。QoriQ 構成および検証スイートが NXP ソフトウェア リストに表示されません。また、Code Warrior リストにも表示されません。添付のスクリーンショットを参照してください。現在、Code Warrior 10.5.1 の評価版を使用しています。Code Warrior 10.3 のライセンスコピーを所有していますが、まだアップグレードしていません。Code Warrior のオンライン ドキュメントには、QCVS は無料 (ライセンスなし) であると記載されているSO、QoriQ Tシリーズ ベースのボードの PBL/RCW 構成を試して調べてみたいと思いました。Code Warrior で QCVS を入手するにはどうすればよいですか?再度、感謝します。 Re: Code Warrior 10.5.1 for PA - Install New Software not working NXP の公開 Web サイトから QCVS for Power Architecture Rev 4.5 をダウンロードできます。 「 www.nxp.com 」にログインし、「My NXP Account->Software Licensing and サポート->View accounts->NXP ソフトウェア->QorIQ Configuration and Validation イネーブルメント Suite->4.5 QCVS offline installation パッケージ for CodeWarrior for Power Architecture Rev 4.5」からインストール ファイルをダウンロードしてください。 PA 4.5 用の QCVS をダウンロードした後、CodeWarrior for PA 10.5.1 IDE を開き、「ヘルプ -> 新しいソフトウェアのインストール -> 追加 -> アーカイブ」から QCVS パッケージをインストールしてください。 次に、CodeWarrior IDE を再度開き、「ファイル -> 新規 -> QorIQ 構成プロジェクト」から QCVS PBL プロジェクトを作成し、「プロジェクト名」を入力して使用するプロセッサを選択し、「次へ」をクリックします。次に、「ツールセットの選択」パネルで、「PBL - プリブートローダーRCW構成」を選択します。 Re: Code Warrior 10.5.1 for PA - Install New Software not working こんにちは。QCVS オフライン インストール パッケージを送っていただけますか。 ご回答をお待ちしています。 Re: Code Warrior 10.5.1 for PA - Install New Software not working こんにちは、一つ送ってもらえますか? Re: Code Warrior 10.5.1 for PA - Install New Software not working こんにちは、 CodeWarrior for PA 10.5.1 IDEを開き、「Help->Install New ソフトウェア->Add」に以下のリポジトリを追加してQCVSをインストールしてください http://cache.nxp.com/lgfiles/updates/Eclipse/PA10_5_1/com.freescale.pa.qcvs_win
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Using HCI_VENDOR_CONFIG_TX_POWER on KW47 and MCXW72 Bluetooth LE Devices When performing Bluetooth LE RF testing on KW47 and MCXW72 devices, it may be necessary to configure the transmitter output power through a vendor-specific HCI command. NXP's Test Tool provides a convenient way to send HCI commands during Direct Test Mode (DTM) validation and characterization. Although the Test Tool is still commonly referenced in documentation and application workflows, it is no longer actively maintained. As a result, the default HCI command XML definitions included with the tool do not correctly support the vendor-specific Tx power command required by KW47 and MCXW72 devices. The default Test Tool XML does not correctly define the vendor-specific HCI_VENDOR_CONFIG_TX_POWER command for KW47 and MCXW72 devices. As a result, the command is not available in the GUI. Edit BLE HCI 5.0 1.6.1.xml (typically located in C:\nxp\Test Tool 12.9.2.2\Xml) and replace the command definition with the XML snippet provided in this article. Alternatively, replace the original XML file with the updated file attached to this article. Vendor_Commands HCI_VENDOR_CONFIG_TX_POWER HCI_VENDOR_CONFIG_TX_POWER Desc. OgB: FD OcB: 2D 01 3F 012D tx_power tx_power Desc 1 tInt 00 00 Channel type Desc 1 tInt 00 00 NotUsed Not Used 2 tInt 00 00 ​ After updating the XML file and restarting Test Tool, HCI_VENDOR_CONFIG_TX_POWER should appear in the GUI. HCI_VENDOR_CONFIG_TX_POWER command parameters: tx_power[1]: Supported values are 0x00 (0 dBm), 0x07 (7 dBm), and 0x0A (10 dBm). Channel[1]: Supported values are 0x00 (applies to advertising channels) and 0x01 (applies to non-advertising channels). NotUsed[2]: Reserved parameter. Always set this field to 0x0000.
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CAN-FD maximum baud rate on KW47 and MCXW72 The clock tolerance for CAN FD at high baud rates is generally considered to be tight compared to lower baud rates, meaning that the clock frequency needs to be very precise to ensure reliable communication; this is due to the high data rate requiring precise bit timing. CAN generally requires crystal or PLL clock source due to accuracy requirements, on KW45/7 that is limited to 32 MHz crystal (SOSC) since there is no PLL available. However, the FRO192 (FIRC) can be fine trimmed to the SOSC crystal as reference, in a closed loop configuration. When operating in closed loop the FRO192 accuracy is +/-0.25%. The FRO192 when operating in open loop (default) will not be accurate enough for CAN-FD (+/-3%). Closed loop operation is enabled while SCG0→FIRCCSR[FIRCTRUP] = 1 and SCG0→FIRCCSR[FIRCTREN] =1. The auto trim continues as long as those bits are set (for example if change in temperature causes the FRO192clock frequency to drift). Once locked, only the fine trim bits would be updated on subsequent corrections. Refer to code snippet below for correct clock configuration: #include "clock_config.h" #include "fsl_clock.h" const scg_sosc_config_t g_scgSysOscConfig_BOARD_BootClockRUN = { .freq = 32000000U, /* System Oscillator frequency: 32000000Hz */ .monitorMode = kSCG_SysOscMonitorDisable, /* System OSC Clock Monitor is disabled */ .enableMode = kSCG_SoscEnable, /* System OSC Enable */ }; const scg_sys_clk_config_t g_sysClkConfig_BOARD_BootClockRUN = { .divSlow = (uint32_t)kSCG_SysClkDivBy4, /* Slow Clock Divider: divided by 4 */ .divBus = (uint32_t)kSCG_SysClkDivBy1, /* Bus Clock Divider: divided by 1 */ .divCore = (uint32_t)kSCG_SysClkDivBy1, /* Core Clock Divider: divided by 1 */ .src=(uint32_t)kSCG_SysClkSrcFirc, /* Fast IRC is selected as System Clock Source */ }; static const scg_firc_trim_config_t FircTrimConfig_BOARD_BootClockRUN = { .trimMode = kSCG_FircTrimUpdate, /* FIRC trim is enabled and trim value update is enabled */ .trimsrc=kSCG_FircTrimSrcSysOsc, /* Trim source is System OSC */ .trimDiv = 31U, /* Divided by 32 */ .trimCoar = 0U, /* Trim value, see Reference Manual for more information */ .trimFine = 0U, /* Trim value, see Reference Manual for more information */ }; const scg_firc_config_t g_scgFircConfig_BOARD_BootClockRUN = { .enableMode = kSCG_FircEnable, /* Fast IRC is enabled */ .range = kSCG_FircRange96M, /* 96 Mhz FIRC clock selected */ .trimConfig = &FircTrimConfig_BOARD_BootClockRUN, }; /* Unlock FIRC and SOSC control status registers */ CLOCK_UnlockFircControlStatusReg(); CLOCK_UnlockSysOscControlStatusReg(); /* Init FIRC */ CLOCK_CONFIG_FircSafeConfig(&g_scgFircConfig_BOARD_BootClockRUN); /* Set SCG to FIRC mode */ CLOCK_SetRunModeSysClkConfig(&g_sysClkConfig_BOARD_BootClockRUN); /* Wait for clock source switch finished */ do { CLOCK_GetCurSysClkConfig(&curConfig); } while (curConfig.src != g_sysClkConfig_BOARD_BootClockRUN.src); /* Initializes SOSC according to board configuration */ (void)CLOCK_InitSysOsc(&g_scgSysOscConfig_BOARD_BootClockRUN); /* Set the XTAL0 frequency based on board settings */ CLOCK_SetXtal0Freq(g_scgSysOscConfig_BOARD_BootClockRUN.freq); /* For 6 mbps baud rate requires FRO192M as FlexCAN source clock */ CLOCK_SetIpSrc(kCLOCK_Can0, kCLOCK_IpSrcFro192M); CLOCK_SetIpSrcDiv(kCLOCK_Can0, kSCG_SysClkDivBy1); The maximum supported baud rate for KW47 and MCXW72 devices is 6 Mbps. Although higher rates may be achievable on some SoCs, 6 Mbps is the highest baud rate supported by the device clock specifications.  For simplicity, the FlexCAN driver APIs can be used to configure the CAN FD baud rate, as shown in the following code snippet: #include "fsl_flexcan.h" #define EXAMPLE_CAN CAN0 #define USE_CANFD (1) #define RX_MESSAGE_BUFFER_NUM (0) #define TX_MESSAGE_BUFFER_NUM (1) #define BYTES_IN_MB kFLEXCAN_64BperMB /* For 6 Mbps use case. FRO192 must be selected as clock source */ #define EXAMPLE_CAN_CLK_FREQ CLOCK_GetFreq(kCLOCK_ScgFircClk) #define USE_IMPROVED_TIMING_CONFIG (1) flexcan_config_t flexcanConfig; /* Get FlexCAN module default Configuration. */ /* * flexcanConfig.clksrc=kFLEXCAN_ClkSrc0; * flexcanConfig.bitRate = 1000000U; * flexcanConfig.bitRateFD = 2000000U; * flexcanConfig.maxMbNum = 16; * flexcanConfig.enableLoopBack = false; * flexcanConfig.enableSelfWakeup = false; * flexcanConfig.enableIndividMask = false; * flexcanConfig.disableSelfReception = false; * flexcanConfig.enableListenOnlyMode = false; * flexcanConfig.enableDoze = false; */ FLEXCAN_GetDefaultConfig(&flexcanConfig); /* Manually override default CAN FD config to 1 Mbps for nominal rate and 6 Mbps for data rate */ flexcanConfig.bitRate = 1000000U; flexcanConfig.bitRateFD = 6000000U; #if (defined(USE_IMPROVED_TIMING_CONFIG) && USE_IMPROVED_TIMING_CONFIG) flexcan_timing_config_t timing_config; memset(&timing_config, 0, sizeof(flexcan_timing_config_t)); if (FLEXCAN_FDCalculateImprovedTimingValues(EXAMPLE_CAN, flexcanConfig.bitRate, flexcanConfig.bitRateFD, EXAMPLE_CAN_CLK_FREQ, &timing_config)) { /* Update the improved timing configuration*/ memcpy(&(flexcanConfig.timingConfig), &timing_config, sizeof(flexcan_timing_config_t)); } #endif FLEXCAN_FDInit(EXAMPLE_CAN, &flexcanConfig, EXAMPLE_CAN_CLK_FREQ, BYTES_IN_MB, true);
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版本 2 问题:C 代码生成、预览 你好! 我开始测试 GUI Guider 版本 2,发现了一些问题(从空白模板和 Windows 模拟器开始)。 我开始定义顶层的内容,添加了一个图像按钮,并创建了一个事件处理程序,以便在长按按钮时切换状态。 生成的代码存在一些错误,例如: gg_event_layer_top.c: static void lv_layer_top()_event_handler(lv_event_t * e) { ... } void gg_event_init_layer_top ( gg_ui_t * ui😞 lv_obj_add_event_cb(ui->layer_top.lv_layer_top(), lv_layer_top()_event_handler, LV_EVENT_ALL, ui); (括号会导致解析错误) 手动删除括号后,会出现以下错误: .../generated/events/gg_event_layer_top.c:59:38: 错误:'gg_layer_top_t' 没有名为 'lv_layer_top' 的成员 (gg_layer_top_t 定义中不包含该成员) 我是否遗漏了某些定义,导致无法正确生成这些函数? Re: Version 2 issues: C code generation, preview 嗨@poldo 请问如何重现这个问题? BR 哈里 Re: Version 2 issues: C code generation, preview 您好@Harry_Zhang ,感谢您的回复。 我这样做了: - 在 layer_top 上(添加了可点击标志,这是必要的吗?)我创建了一个用于放置按钮的容器(没有添加可点击标志)。 - 我在容器内创建了一个图像按钮(添加了可点击的标志) 我已将“长按”事件附加到按钮上。 生成的代码包含上述语法错误。 // In gg_event_layer_top.c static void lv_layer_top()_event_handler(lv_event_t * e) { gg_ui_t * ui = lv_event_get_user_data(e); lv_event_code_t code = lv_event_get_code(e); switch(code) { default: break; } } void gg_event_init_layer_top(gg_ui_t * ui) { lv_obj_add_event_cb(ui->layer_top.lv_layer_top(), lv_layer_top()_event_handler, LV_EVENT_ALL, ui); lv_obj_add_event_cb(ui->layer_top.Keypad_btnEnable, Keypad_btnEnable_event_handler, LV_EVENT_ALL, ui); } 去掉括号后,语法错误是关于成员 lv_layer_top 不存在的: // In custom.h typedef struct { lv_obj_t * Keypad; lv_obj_t * Keypad_btnEnable; } gg_layer_top_t; BR 波尔多 Re: Version 2 issues: C code generation, preview 嗨@poldo 我尝试重现这个问题。 生成的代码是正确的。 请问我错过了什么? BR 哈里 Re: Version 2 issues: C code generation, preview 嗨@Harry_Zhang 。 问题出在顶层创建对象时。我附上文件供您审阅和测试。
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请求协助:S32 Design Studio for ARM 许可证续订错误 尊敬的恩智浦技术支持团队: 你好, 我写信请求支持,因为我在尝试续订 S32 Design Studio for S32 的许可证时遇到了错误。 以下是我的驾照详情和收到的错误信息: < License Information > < Error Message > 请问如何解决此问题并成功延长/续订许可证? 感谢您抽出时间提供帮助。 顺祝商祺! 成秀贤
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请求提供 i.MX RT1176 双核以太网示例(每个核心一个以太网接口) 您好,NXP团队, 我目前正在 使用 MCUXpresso IDE v11.9.1(版本 2170,2024-04-19) 开发 i.MX RT1176 评估板 。 我想知道 NXP 是否提供任何多核示例项目,以演示如何使用 Cortex-M7 和 Cortex-M4 内核以及独立的以太网接口。 我的需求如下: 以太网端口 1应由Cortex-M7内核初始化和管理。 以太网端口 2应由Cortex-M4内核初始化和管理。 两个以太网接口应在其各自的内核上同时独立运行。 如果需要进行核心间通信(例如 RPMsg 或 MU),我希望能够提供一些示例或文档来解释推荐的方法。 我搜索了 MCUXpresso SDK 示例,但没有找到符合此用例的项目。 请问您能否告知我以下信息: NXP 是否有官方的多核示例演示如何在 M7 内核上使用一个以太网控制器,在 M4 内核上使用另一个以太网控制器? 如果有这样的示例,能否请您分享一下项目,或者提供相应的 SDK 示例名称或代码库链接? 如果没有这样的例子,您能否建议在 i.MX RT1176 上实现此配置的推荐架构? 任何参考项目、应用笔记或文档都将不胜感激。 感谢您的支持。 顺祝商祺! 阿拉文德·托加拉利 Re: Request for Dual-Core Ethernet Example on i.MX RT1176 (One Ethernet per Core) 尊敬的@Aravind_Togaralli , 遗憾的是,目前还没有官方示例能够证明 Cortex-M7 和 Cortex-M4 可以同时运行独立的以太网接口。 然而,推荐的架构是保持两个以太网子系统完全独立: 将一个以太网控制器(例如 ENET/ENET_QOS)分配给 CM7,将另一个分配给 CM4。 每个核心都应该维护自己的 MAC 驱动程序、PHY 控制、lwIP 协议栈、netif 实例、DMA 描述符、数据包缓冲区、中断和网络配置。 仅在需要时才使用 RPMsg-Lite、MU 或共享内存进行核心间控制和状态通信。 在开发过程中,可以考虑使用 RDC/XRDC2 来隔离两个内核之间的以太网外设和内存资源。 对于以太网 DMA 缓冲区,请确保所选内存区域可被相应的 CPU 和以太网 DMA 主设备访问。 建议的实施方案如下: 从一个可运行的RT1170多核示例开始。 使用标准的 lwIP 示例在 CM7 上启动以太网。 使用第二个以太网控制器在 CM4 上启动以太网。 验证两个以太网接口是否同时运行且无进程间通信 (IPC)。 如有需要,添加 RDC/XRDC2 隔离。 仅当应用程序需要核心间交互时才引入 RPMsg-Lite 或 MU/共享内存通信。 您可能还会发现应用笔记AN13264很有帮助,因为它为 RT1170 多核应用程序开发提供了指导和建议。 顺祝商祺! 张雪莉
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imx8mpはYocto 6.0に対応していますか? こんにちは、 IMX8MPはYocto 6.0に対応していますか? もしそうなら、発売予定日はいつですか? お客様からこの件について質問が寄せられています。 よろしくお願いします。 Re: Does the imx8mp support Yocto 6.0? はい、i.MX8MPはNXP Yocto 6.0(Wrynose)BSPでサポートされており、LF6.18.20_2.0.0リリースは2026年6月25日に公開されました   https://github.com/nxp-imx/meta-imx Re: Does the imx8mp support Yocto 6.0? どうもありがとうございます
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S32K 比较器公差/偏移 我们正在对S32K116比较器进行一些测试: 我们向 INN(或 INP)施加输入电压(238mV),以带隙为参考,然后我们将 VOSEL 从 0 增加到 255,并监测比较器输出何时发生变化。 不知何故,当输入电压和带隙的连接互换时,我们在 MCU2 上观察到了不同的容差/偏移。(详情请参见测试1和测试2) 1)这是像VAIO那样已知的某种功能,还是其他什么功能? 2)对于这种公差/偏差,它是否稳定,我们可以通过校准消除它吗? (例如,记录目标电压下的触发信号) 测试1:输入电压接V-,带隙接V+ ,低速模式 测试2:输入电压接V+,带隙接V- ,低速模式 Re: S32K comparator tolerance/offset 1)输入引脚 CMP0_IN 始终设置为通道 0。(PIN26,PTA0) 是的,输入电压仍然通过相同的 CMP0_IN 引脚 26、PTA0 输入。 2)带隙 我想弄清楚的特性并不是两个MCU之间的区别。当 INN 和 INP 互换时,同一个 MCU 的容差/偏移量就会不同。我认为在这种交换过程中带隙不应该发生变化。(此处MCU1的数据仅供参考) 3) VDD/VDDA: 这两个MCU使用相同的+3.3V网络(LDO容差在1.25%以内)。 我完全理解MCU的带隙会有所不同,但是,我再次强调,我检查的是交换后的带隙差异。 4)测试方法 上述测试数据并非增加输入电压,而是使用固定输入电压,并增加 VOSEL 值。(关于降低 VOSEL 值,我尚未测试,稍后会进行检查。) 对于固定 VOSEL 的增加/减少输入电压的情况,有类似的 -9mV。 5)滞后现象 我确实有低速模式下磁滞现象的测试数据: 此处的测试数据是固定输入电压并增加 VOSEL: 6)MCU照片 您可以参考附件照片“MCU1.PNG”和“MCU2.PNG”。 阻焊层是 FS32K11-6LFMMF-ON96V-S12YM16 Re: S32K comparator tolerance/offset 你好 Sid_Zhou, 您将输入电压连接到了哪个 CMP0_IN 引脚? 当交换 INN 和 INP 时,输入电压是否仍然通过同一个 CMP0_IN 引脚输入? 此外,带隙电压范围在 0.97-1.03V 之间。您是否考虑过暂时排除两个 MCU 的带隙电压不同所导致的问题?例如,能否使用不同的 CMP0_IN 引脚来输入更精确的外部电压基准? 你检查过两个 S32K1 的 VDD/VDDA 电压是否相同吗? 调试过程中是否确认 OFFSET=1 和 HYSTCTR=0? 我注意到您提高了输入电压并记录了 VOSEL。你试过降低输入电压并记录VOSEL值吗?另外,检查一下模拟比较器的迟滞是否受到影响,虽然我看到你已将 HYSTCTR 配置为 0。 拍摄两张 S32K116 照片,并告诉我 MCU 掩模。 此致敬礼, Robin Re: S32K comparator tolerance/offset 感谢您的详细解释。我现在明白您关心的是 S32K1 数据手册中的VAIO (模拟输入偏移电压)参数。 我在内部看到了AE团队的解释: AIO偏移量是比较器本身的偏移量,即INP和INN之间的偏移量。 由于 INL 误差是对 DNL 的积分,因此 INL 误差包含了 DNL 误差。 错误为 |V_AIO| + |INL| 根据我的理解,直接使用来自外部信号源的两个模拟电压分别输入INP和INN来测试VAIO应该比使用带隙分压器更直观。 关于您的问题:对于同一个 MCU,VAIO 不是一个随机值,不会随意地随时间变化,而是会随着工作条件(尤其是温度)而漂移。数据表中的 VAIO 值应理解为整个温度范围内的保证/最坏情况极限。 在设计阈值时,不要将 VAIO 视为可忽略不计或固定的校准值。保持裕量基于全温最坏情况 |VAIO|,加上 DAC/INL 误差。 我还查看了您之前关于此问题的讨论: S32K116 比较器容差。 看来CMP的精度无法满足您的需求。您是否考虑过 S32K1XXRM Rev14.2 的“ 44.5.5 自动比较功能”部分中描述的功能? S32K1 数据手册 Rev15 中的“ 表 41. 12 位 ADC 特性 (2.7 V 至 3 V) ”显示最大 TUE 为 ±8 LSB。这似乎比CMP更准确。 Re: S32K comparator tolerance/offset 感谢您的详细解释。 我注意到,在我们的应用中,ADC 可能具有更高的精度。 但是,从高层架构来看,我们有使用 CMP 作为功能安全监视器的要求,我不确定是否可以将其更改为 ADC。
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S32 设计工作室许可证续期 订单号:128143961 有效期至:2026年6月22日 产品:S32 Design Studio for ARM v2018 R1 激活码:3E1F-50E5-6F93-F06F Re: S32 Design Studio License Renewal 你好, 现在已扩展。 顺祝商祺! Peter
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Reg: S32K eMIOS Encoder CW/CCW Counter Behavior in Static Rotor Position Hi Team, I am using the S32K322 microcontroller and have implemented the encoder interface to obtain the rotor angle from a position sensor. I have configured the required MCAL modules, including TRGMUX, LCU, and eMIOS, based on the application note. The encoder functionality is operational; however, I have observed unexpected behavior with the CW and CCW counters. My questions are as follows: During a static rotor position (i.e., when the rotor is not moving), is it expected for the CW and CCW counters to behave as free-running counters? In my case, both the CW and CCW counters continue to increment, while the absolute position value remains at zero. Is this expected behavior? If this is expected, what is the reason for the CW and CCW counters incrementing even though the rotor is stationary? If this is not expected, could you please suggest: Any configuration changes required in the MCAL setup (TRGMUX, LCU, or eMIOS)? Any additional software mechanism or filtering that should be implemented to prevent the CW/CCW counters from incrementing when the rotor is stationary? Attached the video for your reference AWS-LIBRARIES-S32K3  Regards, Thiru Re: Reg: S32K eMIOS Encoder CW/CCW Counter Behavior in Static Rotor Position Hi, The CW and CCW outputs from LCn are not position counters by themselves. According to the incremental encoder implementation, used LCn generates pulse streams on the CW or CCW output at every A/B signal edge, depending on the detected quadrature sequence. eMIOS then counts these pulses to accumulate position. This matches the S32K3 quadrature approach where PHA/PHB are processed by LCU and eMIOS acts as the counter for position accumulation. https://community.nxp.com/t5/S32K/Quadrature-decoder-on-S32K344/m-p/1507580 If the rotor is truly static and the encoder A/B inputs are stable, then new CW/CCW pulses should not be continuously generated. So both CW and CCW counters incrementing while the absolute position remains zero is not the expected “ideal” behavior. A few things are worth checking: Verify that the eMIOS channel is really counting the CW/CCW input pulses and not an internal clock source. Check the UIN status of the used eMIOS channel in the debugger. If UIN remains constant while the counter increments, the channel may not be using the intended external input. If UIN is toggling while the rotor is stationary, investigate encoder A/B signals, TRGMUX routing, LCU outputs, and input filtering. Also monitor the encoder A/B signals and LCU CW/CCW outputs on a scope to rule out noise or glitches. This should help determine whether the issue is caused by encoder signal activity/noise or by an eMIOS configuration issue. BR, Petr Re: Reg: S32K eMIOS Encoder CW/CCW Counter Behavior in Static Rotor Position Hi, I could not find any register corresponding to the UIN status in the S32K322 Reference Manual. Could you please check and guide me on how to verify this for further analysis? I debugged the registers that update the CW and CCW counters. According to the Reference Manual, eMIOS Channel 5 UC CNT corresponds to the CW counter, and eMIOS Channel 6 UC CNT corresponds to the CCW counter. However, I observed that both UC CNT registers keep incrementing continuously from 0 to 65535 (free-running), even when the rotor is in a static condition. Could you please let me know whether this behavior is expected, or suggest what could be causing it? I have attached a screenshot of the relevant register values for reference. Additionally, I verified the MCAL configuration, and it is configured correctly as per the application note that was shared. Support at earliest Regards, Thiru Re: Reg: S32K eMIOS Encoder CW/CCW Counter Behavior in Static Rotor Position Please reply for the query Re: Reg: S32K eMIOS Encoder CW/CCW Counter Behavior in Static Rotor Position Hi, I wrote UIN, but it should be UCIN bit of the channel S register. Based on register view I see Control register is set to 0x20E06D1, which indicate correct mode used 0x51, counting of external signal. Per my understanding LCn generates pulse streams on the CW or CCW output at every A/B signal edge, so with steady motor/encoder signals, no pulses should be generated and so counted. You can also check respective SIUL IMCR registers to be sure TRGMUX output is selected BR, Petr  
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禁用 MPU 时 SRAM 的 S32K 默认属性 您好,NXP技术团队, 我想知道当S32K芯片的MPU未启用时,SRAM的默认属性是什么?具体来说,SRAM 默认设置中的“共享”和“缓存”属性分别是什么? 我查阅了 ARMv7-m 架构参考手册,其中指出 SRAM 的设备类型为“device”,这似乎意味着整个 SRAM 是可共享的且不可缓存的。请看下图。 回到我的项目,该项目使用了 MWCT2016s(即当 MPU 未启用时,S32K312) 的 HSE 功能异常,需要配置 MPU 将 SRAM 区域设置为可共享且不可缓存。但是,在使用 S32K322 的项目中,当 MPU 未启用时,HSE 功能正常。 因此,我想知道在未启用 MPU 的情况下 S32K 芯片的 SRAM 属性,或者是否存在其他设置会影响 SRAM 属性,从而导致两个项目之间的差异? Re: S32K default attribute of SRAM when disable MPU 嗨@Johnson97 , 它使用默认内存映射: https://developer.arm.com/documentation/dui0646/c/Cortex-M7-Peripherals/Optional-Memory-Protection-Unit/MPU-Control-Register?lang=en “当 ENABLE 位设置为 0 时,系统使用默认内存映射。这与未实现 MPU 的情况具有相同的内存属性,参见表 2.11。默认内存映射适用于特权软件和非特权软件的访问。 https://developer.arm.com/documentation/dui0646/c/The-Cortex-M7-Processor/Memory-model/Behavior-of-memory-accesses?lang=en#CHDBJAJD 如表 2.11 和表 2.12 所示,SRAM 的存储器类型为普通型、不可共享型、WBWA 型。 此致, 丹尼尔
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[S32N55 / HSE2] Debug Card Request — HSE_DEBUG_INVALID_DEBUG_DOMAIN_MAP_ERR Hi, Following up on S32N55 (HSE2) Secure Debug. CRS(APP) challenge-response authentication now works (final response 0x4A4A4A4A). I am now on the debug card request (HSE_DEBUG_CMD_CARD_REQUEST), and it returns: HSE_DEBUG_INVALID_DEBUG_DOMAIN_MAP_ERR ((hseDebugError_t)0x20) — "invalid debug domain map in debug card." What I send (per your earlier feedback): Packet2 Debug Domain Signal List: array style, List[22..26] = 0x01 each (CRS: Cortex-M7, PCIe, CRS NoC/CAN NoC, CANXL0-1, CANXL2-3), all other bytes 0x00. Packet3 enabledDebugDomainMap (uint64_t): 0x07C00000 as advised (bits 22-26). AuthScheme: macAlgo = HSE_MAC_ALGO_CMAC = 0x11. AuthTag: AES256-CMAC over the card info, authLen = 16. What I have tried for enabledDebugDomainMap (uint64_t, 8 bytes on the wire): Little-endian: 00 00 C0 07 00 00 00 00 → 0x20 Big-endian: 00 00 00 00 07 C0 00 00 → 0x20 bit27 (0x08000000, matching AUTH target 0x1B) → 0x20 All return the same 0x20. Questions: 1. For CRS, what is the exact enabledDebugDomainMap (uint64_t) value HSE expects, and in what wire byte order? 2. Must enabledDebugDomainMap (Packet3 bitmask) be consistent with the Debug Domain Signal List (Packet2, array List[22..26])? What is the exact relationship? 3. The RM example states "domain 1,3 enabled → 0x00..A0." Could you clarify the domain-to-bit mapping so I can compute the CRS value? 4. Does HSE validate the domain map before verifying the AuthTag? I want to confirm whether 0x20 indicates only the domain map is wrong, or whether other fields (e.g. the AuthTag / signed data range) could also be causing HSE to stop at this point. I also want to confirm the signed data range for the card AuthTag: I currently compute AES256-CMAC over the card info fields (authKeyRef + reserved0 + ownerId + authScheme + signal list + domain map + UID list). Is this the correct data to sign? Best regards, Re: [S32N55 / HSE2] Debug Card Request — HSE_DEBUG_INVALID_DEBUG_DOMAIN_MAP_ERR Hello, @EddiePark  Thanks for your post. 1. It is pleased to hear that the phase1 has been passed without issues.2.  For your phase2 queries, I am still checking with it for a more clear description, and would reply you later if there are any valuable updates To make it aligned, would you mind sharing with me the latest logs and corresponding scripts used again, which could be shared via message as usual. BR Chenyin  
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[S32N55 / HSE2] デバッグカード要求 — HSE_DEBUG_INVALID_DEBUG_DOMAIN_MAP_ERR こんにちは、 S32N55 (HSE2) セキュアデバッグに関する続報です。CRS(APP)チャレンジレスポンス認証が機能しました(ファイナルレスポンス0x4A4A4A4A)。現在、デバッグカード要求(HSE_DEBUG_CMD_CARD_REQUEST)を実行中ですが、以下の結果が返されます。 HSE_DEBUG_INVALID_DEBUG_DOMAIN_MAP_ERR ((hseDebugError_t)0x20) — 「デバッグカード内のデバッグドメインマップが無効です。」 (以前のフィードバックに基づいて)私が送信するもの: Packet2 デバッグドメイン信号リスト:配列スタイル、List[22..26] = 0x01 各(CRS:Cortex-M7、PCIe、CRS NoC/CAN NoC、CANXL0-1、CANXL2-3)、その他のバイトは0x00。 Packet3 enabledDebugDomainMap (uint64_t): 0x07C00000 (ビット 22-26) が推奨どおりに動作しました。 AuthScheme: macAlgo = HSE_MAC_ALGO_CMAC = 0x11。 AuthTag: カード情報に対するAES256-CMAC、authLen = 16。 enabledDebugDomainMap(uint64_t、8バイト)に対して私が試したこと: リトルエンディアン: 00 00 C0 07 00 00 00 00 → 0x20 ビッグエンディアン: 00 00 00 00 07 C0 00 00 → 0x20 bit27 (0x08000000、AUTHターゲット0x1Bに一致) → 0x20 すべて同じ0x20を返します。 質問: 1.CRSの場合、HSEが期待するenabledDebugDomainMap(uint64_t)の正確な値は何か、また、ワイヤバイトの順序はどうなっているのか? 2. enabledDebugDomainMap(Packet3ビットマスク)は、デバッグドメインシグナルリスト(Packet2、配列List[22..26])と一致している必要がありますか?正確な関係性はどのようなものですか? 3. RMの例では「ドメイン1、3が有効になりました → 0x00..A0」と記載されています。ドメインからビットへのマッピングについて、CRS値を計算するために説明してもらえますか? 4. HSEはAuthTagを検証する前にドメインマップを検証しますか?0x20がドメインマップだけが間違っていることを示すのか、それともAuthTagや署名済みデータ範囲などの他のフィールドもHSEがこの時点で停止している可能性があるのかを確認したいです。 また、カードのAuthTagの署名付きデータ範囲を確認したいです。現在、カード情報フィールド(authKeyRef + reserved0 + ownerId + authScheme + signal list + domain map + UID list)に対してAES256-CMACを計算しています。これは署名するデータとして正しいですか? よろしくお願いいたします。 Re: [S32N55 / HSE2] Debug Card Request — HSE_DEBUG_INVALID_DEBUG_DOMAIN_MAP_ERR こんにちは、 @EddiePark 投稿ありがとうございます。 1.フェーズ1が問題なく通過したと聞いて嬉しく思います。2.フェーズ2に関するご質問につきましては、より明確な説明を得るために現在確認中です。何か有益な情報が得られ次第、後ほどご連絡いたします。 整合性を合わせるために、最新のログと対応するスクリプトを再度共有してもらえますか?通常通りメッセージで共有できます。 BR チェイン
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NFCアンテナツール - スキン効果 こんにちは!NFCアンテナツールに関して質問があります。このツールは、アンテナパラメータを計算する際に表皮効果を考慮していますか? Re: NFC Antenna Tool - Skin effect こんにちは、@lucas_uy_13さん はい、そうです。
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