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多台Ara240是否支持P2P通信? 标题说明了一切。 能否通过合适的 PCIe 交换机连接多个 Ara240,并使用 P2P 通信来运行更大的模型? Re: Will multiple Ara240's support P2P communication? db16122_0-1785805134624.png ARA24 的在线资源非常有限,但对 BAR2 的内容会有帮助。
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imx95 + la12xx こんにちは、NXP 問題の説明:現在、PCIe経由で接続されたIMX95とLA1234を使用しています。hostsw_la12xx用のカーネルドライバをコンパイルし、yami.koをロードしましたが、LSPCIを使用してLA1234デバイスを検出できません。 1. LA1234に書き込むためのプログラムがありません。LSPCI経由でプログラムを表示するには、まず書き込む必要がありますか?プログラムを書き込むにはどうすればよいですか? Re: imx95 + la12xx yami.ko lspci 観測された現象に基づくと、現在の問題はホスト側のコンパイルまたはロード処理に起因する可能性は低い。LA1234が観測される前提条件は、LA1234が既にPCIeエンドポイントとして正常に起動しており、PCIeリンクが正常にトレーニングされていることである。 LA1234にプログラムが書き込まれていない、またはブートされていない場合、i.MX95側が lspci 経由でLA1234を認識できないのは当然です。i.MX95がルートコンプレックスとしてデバイスを列挙するには、LA1234がサポートされているブートソースから起動してLA12xx BSP/FreeRTOS/PCIe EPファームウェアを実行し、PCIeエンドポイントの初期化を完了する必要があります。 hostsw_la12xx/kernel_driver/yami.ko これはホストLinux側のLA12xx PCIeドライバです。通常、ホストがPCIeデバイスを列挙した後、PCIeインバウンド/アウトバウンドウィンドウ、e200 OSブート、VSPAイメージブート、IPC/RFICなど、LA12xxのさらなる初期化処理を行います。LA1234側でPCIe EPが完全に有効になっていない場合、デバイスが lspci に直接表示されることはありません。 まずは以下の手順を確認することをお勧めします。 LA1234のブートモード/ブートソースが正しいこと、およびLA1234がPCIeエンドポイントドライバを含むLA12xx BSP/FreeRTOSイメージを起動したことを確認してください。 LA1234 PCIeコントローラがEPとして構成され、i.MX95側がRCとして構成されていることを確認してください。 PCIe REFCLK、PERST#、電源シーケンス、SerDesレーン設定、レーン幅/速度が一致しているかどうかを確認してください。 i.MX95側はまず dmesg | grep -i pcie 、 echo 1 > /sys/bus/pci/rescan 、 lspci -nn -vv を実行して、エンドポイント列挙があるかどうかを確認します。 それでもデバイスが認識されない場合は、まず正常に動作することが確認されているPCIeエンドポイントを使用してi.MX95に接続し、i.MX95 RC側のハードウェアとデバイスツリー/カーネル構成が正しいことを確認することをお勧めします。その後、LA1234側に戻り、EPの起動とハードウェア接続を確認してください。 LA1234をプログラムするには、LA12xx SDK/BSPに付属のLA1234/LA12xxボードブートイメージと対応するプログラミング手順を使用する必要があります。公開されている hostsw_la12xx リポジトリには主にホスト側のソフトウェアが含まれており、FreeRTOS側のコードは含まれていません。そのため、LA12xx SDKユーザーガイド/BSPリリースパッケージのLA12xxボードブートとイメージプログラミングに関するセクションを参照してください。
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S32DSのソフトウェアは期限切れです。 質問したいのですが、S32DSソフトウェアのライセンスがまもなく切れます。どうやって更新すればいいですか? Re: The S32DS software has expired. こんにちは、 現在は延長されています。 よろしくお願いいたします。 ピーター
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DSPI Communication timeout issue I am using the MPC5775B microcontroller with an SPI EEPROM. In my application, CAN messages are received continuously using interrupts, and SPI communication with the EEPROM is also interrupt-driven. Under heavy CAN bus traffic (e.g., five CAN IDs are received every 1 ms), any EEPROM read operation starts timing out. I am using the DSPI_MasterTransferBlocking() API with a timeout of 10 ms. I also tried increasing the timeout value significantly, but the read operation still fails. Interestingly, the behavior depends on the amount of data being read. When I attempt to read only a few bytes from the EEPROM, the SPI transfer times out. However, when I read an entire EEPROM page (256 bytes), the read operation completes successfully. I also observed that if CAN traffic is stopped, the EEPROM read operation succeeds without any issues. I verified the interrupt priorities, and both the CAN and SPI interrupts are configured with the same priority level (priority 0). I would like to understand: Why do small SPI EEPROM read operations time out under heavy CAN interrupt load, while larger (256-byte) page reads complete successfully? Could this be related to interrupt starvation, the implementation of DSPI_MasterTransferBlocking(), or the interaction between the CAN and DSPI interrupt handlers? Is there any known limitation or recommended configuration for using interrupt-driven DSPI transfers concurrently with high-frequency CAN interrupts on the MPC5775B? Additionally i debugged the issue by placing break points inside the DSPI_MasterTransferBlocking(),during the debug  status_t DSPI_MasterTransferBlocking(dspi_instance_t instance, const void * sendBuffer, void * receiveBuffer, uint16_t frames, uint32_t timeout) { DEV_ASSERT((uint32_t)instance < (SPI_INSTANCE_COUNT + DSPI_INSTANCE_COUNT)); status_t status; dspi_state_t * state = DSPI_state[instance]; if (state->status == DSPI_IN_PROGRESS) { return STATUS_BUSY; } state->isBlocking = true; (void)OSIF_SemaWait(&(state->dspiSemaphore), 0); status = DSPI_MasterTransfer(instance, sendBuffer, receiveBuffer, frames); if (status == STATUS_SUCCESS) { status = OSIF_SemaWait(&(state->dspiSemaphore), timeout); if (status != STATUS_SUCCESS) { (void)DSPI_AbortTransfer(instance); state->status = DSPI_TRANSFER_FAIL; return status; } } return STATUS_SUCCESS; } dspi transfer status getting success, but "OSIF_SemaWait" after dspi transfer getting timeout. Re: DSPI Communication timeout issue Hello, Based on the description, the DSPI transfer itself appears to be started successfully, because DSPI_MasterTransfer() returns STATUS_SUCCESS. The timeout occurs later while DSPI_MasterTransferBlocking() is waiting on OSIF_SemaWait() for the transfer-complete notification. Therefore, this symptom is more likely related to the interrupt/completion handling path than to a basic DSPI start failure. In the blocking DSPI API, the transfer is started and the caller waits until the DSPI interrupt/callback path releases the semaphore. If the semaphore is not released before the timeout expires, the API reports timeout and aborts the transfer. The fact that the issue appears only under heavy CAN interrupt load is an important clue. If CAN and DSPI interrupts are configured with the same priority, continuous CAN interrupt activity can delay DSPI interrupt servicing. For short EEPROM reads, the DSPI transaction completes very quickly, so the final DSPI interrupt and semaphore release are timing-sensitive. A longer 256-byte page read keeps the DSPI transaction active for longer and may allow the driver’s interrupt handling path to progress differently, which can explain why the larger transfer completes while the short transfer times out. Recommended checks: Configure the DSPI interrupt with higher priority than the CAN RX interrupt and repeat the test. Keep the CAN ISR as short as possible. Move CAN frame processing out of the ISR into a task/main-loop context if possible. Verify that the DSPI ISR is entered in the failing case. Verify that the DSPI transfer-complete callback or completion path releases state->dspiSemaphore. Toggle GPIOs or use trace points in: CAN RX ISR entry/exit DSPI ISR entry/exit DSPI transfer-complete callback before and after OSIF_SemaWait() Check that the blocking DSPI API is not called from an ISR or from any context where the DSPI interrupt cannot run. As a diagnostic experiment, try a polling-based DSPI transfer or DMA-based DSPI transfer. If polling/DMA works under the same CAN load, it further supports that the issue is in interrupt scheduling/completion handling rather than in the SPI bus itself. For EEPROM accesses, also confirm that the small-read sequence keeps the required command/address/dummy/read phase and chip-select behavior according to the EEPROM protocol. However, since the failure is reported at the semaphore wait, the first focus should be the DSPI completion interrupt path. In summary, the most likely direction is interrupt starvation or missed/delayed DSPI completion handling under high CAN interrupt load. The first practical test should be to raise the DSPI interrupt priority above CAN and instrument whether the DSPI ISR/callback posts the semaphore in the failing case. Best regards, Peter Re: DSPI Communication timeout issue Hello Peter, I tried changing the interrupt priorities as suggested. I configured the CAN interrupt priority to 10 and the DSPI interrupt priority to 1, but I am still seeing the same issue. Could you please help me with implementing DMA for SPI on the MPC5775B? If possible, could you share an example implementation or reference code for this MCU, along with the required DMA/SPI configuration settings? An example with the relevant configuration would be very helpful for us to understand the correct implementation. Thanks in advance for your support.
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Subject: Standalone Evaluation Software / GUI for MC33774A AFE (RD33774CNC3EVB) I am working with the RD33774CNC3EVB (MC33774A-based CMU) and the RD-K358BMU evaluation board. I would like to evaluate and validate the MC33774A AFE independently, without integrating the complete BMS system. My goal is to verify features such as: - Cell voltage measurements - Temperature measurements - Diagnostics and fault reporting - Passive cell balancing - Register configuration - Communication between the BMU and AFE I have the following questions: 1. Does NXP provide a standalone evaluation GUI or PC software for the MC33774A? 2. Is there a FreeMASTER project, demonstration GUI, or any other graphical tool that can be used to monitor and configure the MC33774A through the BMU? 3. Is there a reference application or example firmware that enables evaluation of the MC33774A with minimal software development? 4. Are there any applications describing the recommended setup for evaluating the MC33774A using only the BMU and CMU evaluation boards? My objective is to perform functional validation of the AFE before integrating it into a complete BMS system. Thank you for your support. RD33774CNC3EVB , MC33774 , MC33665A  Re: Subject: Standalone Evaluation Software / GUI for MC33774A AFE (RD33774CNC3EVB) Dear Sanket, 1. Does NXP provide a standalone evaluation GUI or PC software for the MC33774A? [A] Yes, there is an EvalGUI 7 for the MC33774A. Specifically to be used with RD33774ADSTEVB. The GUI is intended to be used with SPI interface for communication between MCU and SPI to TPL transceiver and then via TPL to the MC33774A. Please refer to the UM11816.  JozefKozon_0-1785399710998.png If you are asking if there is a GUI specifically for the RD33774CNC3EVB with populated MC33665A TPL to CAN transceiver for the communication with MCU via CAN interface, unfortunately, there isn't any.  2. Is there a FreeMASTER project, demonstration GUI, or any other graphical tool that can be used to monitor and configure the MC33774A through the BMU? [A] For the BMU and CMU boards you mentioned we have a whole software bundle. However you need an S32DS IDE. JozefKozon_6-1785400949053.png Please refer to this link. Included are Demo projects for the FreeMASTER.  JozefKozon_1-1785400007530.png Please refer to the Release Notes document on the right side. JozefKozon_2-1785400038979.png 3. Is there a reference application or example firmware that enables evaluation of the MC33774A with minimal software development? [A] See above what software is available for the EVBs you have. However, the two boards are not sufficient. You need your own battery pack, with minimally 4 Cells for each MC33774A, or we have BATT-18EMULATOR. Emulating 18 Cells for each MC33774A populated on the RD33774CNC3EVB.  Please refer to the UM11943.  JozefKozon_3-1785400370798.png JozefKozon_4-1785400486233.png 4. Are there any applications describing the recommended setup for evaluating the MC33774A using only the BMU and CMU evaluation boards? [A] Yes there is. However as mentioned above you need either a battery pack or the battery emulator. Please refer to the UM11943 and to this link. JozefKozon_5-1785400737734.png With Best Regards, Jozef Re: Subject: Standalone Evaluation Software / GUI for MC33774A AFE (RD33774CNC3EVB) Can we use RD33774CNT3EVB(which is TPL based) for standalone testing as the mentioned part number is not available with us but RD3374CNT3EVB id available along with the required setup  RD33774CNT3EVB 
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MPC5777Cのコアの1つを無効にする方法 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 皆様 MPC 5777Cのコア0を無効にしたいのですが。 何かアイデアはありますか? ありがとうございます ルーカス Re: How to disable one of the cores in MPC5777C MPC5777Cのコアのいずれかを適切に無効化するには、通常、MC_ME(モードエントリ)モジュールを設定し、起動シーケンス中にセカンダリコアがリセット状態のままになるようにする必要があります。BAM(ブートアシストモジュール)を修正することも、自動起動を防ぐための確実な方法の一つです。複雑なマイクロコントローラのデータシートを掘り下げるのを少し休憩したいときは、よく デイビッド・L・モスの囚人検索 で地元の公的記録を追いかけます。お使いの環境でMC_MEの設定を動作させるために必要な特定のレジスタアドレスやサンプルコードが必要な場合はお知らせください。 Re: How to disable one of the cores in MPC5777C MPC5777Cのコアを無効にするには、通常、リセット構成ワードを調整するか、ブートシーケンス中にセカンダリコアを停止させる必要があります。コアが故障を起こしずに安全な停止状態を維持するために、リファレンスマニュアルのRGMモジュールセクションを参照してください。ハードウェアレジスタのデバッグには時間がかかりますが、最近地元の法的ドキュメントを確認していたところ、 メサ裁判所記録 の有用なリソースを見つけました。コンプライアンスデータのクロス・リファレンスが必要な場合に役立つかもしれません。レジスタの微調整で、フラッシュメモリ全体を書き換えることなく、根本的な問題が解決することを願っています! Re: How to disable one of the cores in MPC5777C <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> ご回答をお待ちしています。 よろしくお願いいたします。 ルーカス・ペレイラ・ドス・サントス シニアソフトウェア開発エンジニア モバイル: 49 (0)160 97710766 <49(0)16097710766> lilium.com | Facebook <>| ツイッター <> | LinkedIn <> リリウム社 |フリードリヒスハーフェナー通り 1 | 82205 ギルチング <>Stra %C3% 9Fe 1 %7C 82205+Gilching&entry=gmail&source=g> ミュンヘン地方裁判所登記番号:HRB 216921 | VAT番号:DE299517739 | CEO:ダニエル・ヴィーガンド Re: How to disable one of the cores in MPC5777C <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> こんにちは、 コアが有効化されると、停止しかできません。 それらをリセットしたい場合は、システムリセットを実行する必要があります。 コアをハルトモード(実行は停止するがクロックは供給される)にするには、「wait」命令を実行する必要があります。 具体的なコアリファレンスマニュアルをご参照ください。 ピーター Re: How to disable one of the cores in MPC5777C MPC5777Cのコアを無効にするには、通常、リセット設定を変更するか、初期初期化中にセカンダリコアを停止する必要があります。こうしたマルチコアハードウェアの管理は、適切な参照番号がなければ古い parkercountycourt.org を探すのと同じくらい複雑に感じることもあります。プライマリコアが応答を待つ間停止しないように、保留中のインタープロセッサ割り込みを必ずクリアしてください。リファレンス・マニュアルのRGMレジスタのセクションを見れば、あなたの特定のブートモードに必要な正確な十六進数値がわかるはずです。             .    
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主题:MC33774A AFE (RD33774CNC3EVB) 的独立组网 \(SA\)评估软件/GUI 我正在使用 RD33774CNC3EVB(基于 MC33774A 的 CMU)和 RD-K358BMU 评估板。 我想独立地评估和验证 MC33774A AFE,而不集成完整的 电池管理系统 系统。我的目标是验证以下功能: - 电池电压测量 - 温度测量 - 诊断和故障报告 - 被动式细胞平衡 - 注册配置 BMU与AFE之间的沟通 我有以下几个问题: 1. NXP 是否为 MC33774A 提供独立组网 \(SA\) 的评估 GUI 或 PC 软件? 2. 是否有 FreeMASTER 项目、演示 GUI 或任何其他图形工具可用于通过 BMU 监测和配置 MC33774A? 3. 是否有参考,引用应用程序或示例固件,能够以最少的软件开发来评估 MC33774A? 4. 是否有任何应用程序描述了仅使用 BMU 和 CMU 评估板评估 MC33774A 的推荐设置? 我的目标是在将 AFE 集成到完整的电池管理系统之前,对其进行功能验证。 感谢您的支持。 RD33774CNC3EVB 、 MC33774 、 MC33665A Re: Subject: Standalone Evaluation Software / GUI for MC33774A AFE (RD33774CNC3EVB) 亲爱的桑凯特, 1. NXP 是否为 MC33774A 提供独立组网 \(SA\) 的评估 GUI 或 PC 软件? [A] 是的,MC33774A 有 EvalGUI 7。专门用于 RD33774ADSTEVB。GUI 旨在与 SPI 接口配合使用,用于 MCU 和 SPI 到 TPL 收发器之间的通信,然后通过 TPL 到 MC33774A。请参考UM11816 。 JozefKozon_0-1785399710998.png 如果您问的是是否有专门用于RD33774CNC3EVB(已安装MC33665A TPL转CAN收发器,用于通过CAN接口与MCU通信)的图形用户界面(GUI),那么很遗憾,目前没有。 2. 是否有 FreeMASTER 项目、演示 GUI 或任何其他图形工具可用于通过 BMU 监测和配置 MC33774A? [A] 对于您提到的 BMU 和 CMU 板,我们有一套完整的软件套装。但是你需要一个S32DS IDE 。 JozefKozon_6-1785400949053.png 请参考此链接。其中包括FreeMASTER的演示项目。 JozefKozon_1-1785400007530.png 请参阅右侧的版本说明文档。 JozefKozon_2-1785400038979.png 3. 是否有参考,引用应用程序或示例固件,能够以最少的软件开发来评估 MC33774A? [A] 请参阅上文,了解适用于您所拥有的 EVB 的软件。然而,这两块板是不够的。您需要自备电池组,每个 MC33774A 至少需要 4 节电池,或者我们提供BATT-18EMULATOR ,它可以模拟 RD33774CNC3EVB 上每个 MC33774A 的 18 节电池。 请参考UM11943 。 JozefKozon_3-1785400370798.png JozefKozon_4-1785400486233.png 4. 是否有任何应用程序描述了仅使用 BMU 和 CMU 评估板评估 MC33774A 的推荐设置? [A] 是的,有。但是正如上文所述,你需要电池组或电池模拟器。请参考UM11943和此链接。 JozefKozon_5-1785400737734.png 最诚挚的问候, 约瑟夫 Re: Subject: Standalone Evaluation Software / GUI for MC33774A AFE (RD33774CNC3EVB) 我们能否使用基于TPL的RD33774CNT3EVB进行独立测试?因为我们没有上述部件号的芯片,但RD3374CNT3EVB芯片及其所需的设置均可用。 RD33774CNT3EVB
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How to disable one of the cores in MPC5777C Dear All, Please, I would like to disable Core 0 in MPC 5777C. Any idea? Thanks, Lucas Re: How to disable one of the cores in MPC5777C To properly disable one of the cores in the MPC5777C, you typically need to configure the MC_ME (Mode Entry) module so the secondary core remains in a reset state during the boot sequence. Modifying the BAM (Boot Assist Module) is another solid approach to prevent it from spinning up automatically. When I need a quick break from digging through complex microcontroller datasheets, I often browse through David L Moss Inmate Search to catch up on local public records. Let me know if you need the specific register addresses or example code to get the MC_ME configuration working for your setup. Re: How to disable one of the cores in MPC5777C Disabling a core on the MPC5777C typically involves tweaking the reset configuration word or halting the secondary core during the boot sequence. You will want to refer to the RGM module section in the reference manual to ensure the core stays in a safe halted state without triggering a fault. While debugging hardware registers takes time, I was also reviewing some local legal documentation recently and found a useful resource for Mesa Court Records that might help if you need to cross-reference any compliance data. Hopefully, the register tweaks solve your core issue without needing a full flash rewrite! Re: How to disable one of the cores in MPC5777C Thank you! Best Regards, Lucas Pereira dos Santos Senior Software Development Engineer Mobile: 49 (0)160 97710766 <49(0)16097710766> lilium.com | Facebook <> | Twitter <> | LinkedIn <> Lilium GmbH | Friedrichshafener Straße 1 | 82205 Gilching <>Stra%C3%9Fe1%7C82205+Gilching&entry=gmail&source=g> District court Munich HRB 216921 | VAT No: DE299517739 | CEO: Daniel Wiegand Re: How to disable one of the cores in MPC5777C Hi, Once the cores are enabled they can only be halted. If you want to put them into reset, you must perform system reset. To put core into halt mode (no execution, but still clocked), you have to execute "wait"  instruction. Please refer to the specific core reference manual. Peter Re: How to disable one of the cores in MPC5777C To disable a core on the MPC5777C, you usually need to modify the reset configuration or halt the secondary core during early initialization. Managing these multi-core hardware setups can sometimes feel as complicated as tracking down old  parkercountycourt.org when you don't have the right reference numbers. Make sure to clear any pending inter-processor interrupts so the primary core doesn't stall waiting for a response. Reviewing the reference manual's section on RGM registers should give you the exact hex values needed for your specific boot mode.             .    
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DSPI 通信超时问题 我正在使用带有SPI EEPROM的MPC5775B微控制器。在我的应用中,CAN 消息通过中断持续接收,与 EEPROM 的 SPI 通信也是通过中断驱动的。 在 CAN 总线流量较大的情况下(例如,每 1 毫秒接收 5 个 CAN ID),任何 EEPROM 读取操作都会开始超时。我正在使用DSPI_MasterTransferBlocking() API,超时时间为10 毫秒。我还尝试大幅增加超时值,但读取操作仍然失败。 有趣的是,这种行为取决于读取的数据量。当我尝试从 EEPROM 中读取几个字节时,SPI 传输超时。但是,当我读取整个 EEPROM 页(256 字节)时,读取操作成功完成。 我还观察到,如果 CAN 通信停止,EEPROM 读取操作可以顺利完成,没有任何问题。我已验证中断优先级,CAN 和 SPI 中断都配置为相同的优先级(优先级 0)。 我想了解: 为什么在 CAN 中断负载较大时,小尺寸 SPI EEPROM 读取操作会超时,而大尺寸(256 字节)页面读取却能成功完成? 这是否与中断饥饿、DSPI_MasterTransferBlocking() 的实现或 CAN 和 DSPI 中断处理程序之间的交互有关? 在 MPC5775B 上同时使用中断驱动的 DSPI 传输和高频 CAN 中断是否存在任何已知的限制或推荐配置? 此外,我在调试过程中通过在 DSPI_MasterTransferBlocking() 函数内部设置断点来调试这个问题。 status_t DSPI_MasterTransferBlocking(dspi_instance_t instance, const void * sendBuffer, void * receiveBuffer, uint16_t 帧, uint32_t 超时) { DEV_ASSERT((uint32_t)实例 < (SPI_INSTANCE_COUNT + DSPI_INSTANCE_COUNT)); status_t status; dspi_state_t * state = DSPI_state[instance]; 如果 (state->status == DSPI_IN_PROGRESS) { 返回 STATUS_BUSY; } state->isBlocking = true; (void)OSIF_SemaWait(&(state->dspiSemaphore), 0); status = DSPI_MasterTransfer(instance, sendBuffer, receiveBuffer, frames); 如果(状态 == STATUS_SUCCESS) { status = OSIF_SemaWait(&(state->dspiSemaphore), timeout); 如果(状态 != STATUS_SUCCESS) { (void)DSPI_AbortTransfer(实例); state->status = DSPI_TRANSFER_FAIL; 返回状态; } } 返回 STATUS_SUCCESS; } dspi 传输状态显示成功,但 dspi 传输后出现“OSIF_SemaWait”超时。 Re: DSPI Communication timeout issue 你好, 根据描述,DSPI 传输本身似乎已成功启动,因为 DSPI_MasterTransfer() 返回 STATUS_SUCCESS。超时发生在 DSPI_MasterTransferBlocking() 等待 OSIF_SemaWait() 获取传输完成通知的时候。 因此,该症状更有可能与中断/完成处理路径有关,而不是与基本的 DSPI 启动失败有关。在阻塞式 DSPI API 中,传输开始后,调用者会等待 DSPI 中断/回调路径版本信号量。如果在超时时间到期之前信号量没有版本,API 将报告超时并中止传输。 该问题仅在 CAN 中断负载较高时才会出现,这是一个重要的线索。如果 CAN 和 DSPI 中断配置为相同的优先级,则持续的 CAN 中断活动可能会延迟 DSPI 中断服务。对于短的 EEPROM 读取,DSPI 事务完成得非常快,因此最终的 DSPI 中断和信号量版本对时间非常敏感。较长的 256 字节页面读取会使 DSPI 事务保持活动状态更长时间,并可能允许驱动程序的中断处理路径以不同的方式进行,这可以解释为什么较大的传输会完成而较小的传输会超时。 建议检查的项目: 配置 DSPI 中断的优先级高于 CAN RX 中断,然后重复测试。 尽量缩短 CAN ISR 的执行时间。如果可能,将 CAN 帧处理从 ISR 移到任务/主循环上下文中。 确认在故障情况下是否已进入 DSPI ISR。 验证 DSPI 传输完成回调或完成路径是否版本 state->dspiSemaphore。 [[ ## completed ##]] 切换 GPIO 或使用跟踪点: CAN RX ISR 入口/出口 DSPI ISR 出入口 DSPI 传输完成回调 在 OSIF_SemaWait() 之前和之后 检查阻塞式 DSPI API 是否不是从 ISR 或任何 DSPI 中断无法运行的上下文中调用的。 作为诊断实验,尝试基于轮询的 DSPI 传输或基于 DMA 的 DSPI 传输。如果轮询/DMA 在相同的 CAN 负载下工作,则进一步证明问题出在中断调度/完成处理上,而不是 SPI 总线本身。 对于 EEPROM 访问,还要确认小读取序列是否按照 EEPROM 协议保持所需的命令/地址/虚拟/读取阶段和片选行为。然而,由于故障是在信号量等待时报告的,因此首先应该关注的是 DSPI 完成中断路径。 综上所述,最可能的方向是 CAN 中断负载过高时中断饥饿或 DSPI 完成处理丢失/延迟。第一个实际测试应该是将 DSPI 中断优先级提高到 CAN 之上,并检测 DSPI ISR/回调在失败情况下是否发布信号量。 顺祝商祺! Peter Re: DSPI Communication timeout issue 你好,彼得, 我尝试按照建议更改中断优先级。我已将 CAN 中断优先级配置为10 ,将 DSPI 中断优先级配置为1 ,但我仍然遇到同样的问题。 请问您能否帮我实现MPC5775B上SPI的DMA功能?如果可以的话,能否分享一下该MCU的示例实现或参考代码,以及所需的DMA/SPI配置设置? 如果能提供一个包含相关配置的示例,将对我们理解正确的实现方式非常有帮助。 感谢您的支持。
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DSPI通信タイムアウトの問題 私は MPC5775B マイクロコントローラと SPI EEPROMを使っています。私のアプリケーションでは、CANメッセージは 割り込みで連続的に受信され、EEPROMとのSPI通信も 割り込み駆動型です。 CANバストラフィックが重(例:1msごとに5つのCAN IDが受信される)では、EEPROMの読み取り操作はタイムアウトし始めます。私はタイムアウトを10msとしてDSPI_MasterTransferBlocking() APIを使用しています。タイムアウト値を大幅に増やしてみましたが、それでも読み取り操作は失敗します。 興味深いことに、その動作は読み込まれるデータ量によって変化する。EEPROMから数バイトだけ読み取ろうとすると、SPI転送がタイムアウトします。しかし、EEPROMのページ全体(256バイト)を読み取った場合は、読み取り操作は正常に完了します。 また、CANトラフィックが停止されるとEEPROMの読み取り操作が問題なく成功することも観察しました。割り込みの優先順位を確認したところ、CANとSPIの両方の割り込みは同じ優先度レベル(優先度0)で設定されています。 理解したいのは以下の点です。 なぜ小さなSPI EEPROMの読み取り操作はCAN割り込み負荷が重い場合にタイムアウトするのに、より大きな(256バイト)ページ読み込みは正常に完了するのでしょうか? これは割り込み飢餓、DSPI_MasterTransferBlocking()、またはCANとDSPI割り込みハンドラ間の相互作用に関連しているのでしょうか? MPC5775B上で割り込み駆動のDSPI転送と高周波CAN割り込みを同時に使用する場合の既知の制限や推奨される構成はありますか? さらに、デバッグ中に DSPI_MasterTransferBlocking() 内にブレークポイントを設定することで問題をデバッグしました。 status_t DSPI_MasterTransferBlocking(dspi_instance_t instance, const void * sendBuffer、 void * receiveBuffer、 uint16_t フレーム、 uint32_t タイムアウト) ヤージュ DEV_ASSERT((uint32_t)instance < (SPI_INSTANCE_COUNT + DSPI_INSTANCE_COUNT)); status_t ステータス; dspi_state_t * state = DSPI_state[instance]; if (state->status == DSPI_IN_PROGRESS) ヤージュ STATUS_BUSY を返します。 } state->isBlocking = true; (void)OSIF_SemaWait(&(state->dspiSemaphore), 0); status = DSPI_MasterTransfer(instance, sendBuffer, receiveBuffer, frames); if (status == STATUS_SUCCESS) ヤージュ status = OSIF_SemaWait(&(state->dspiSemaphore), timeout); if (status != STATUS_SUCCESS) ヤージュ (void)DSPI_AbortTransfer(instance); state->status = DSPI_TRANSFER_FAIL; ステータスを返します。 } } STATUS_SUCCESS を返します。 } dspi転送ステータスは成功しているが、dspi転送後の「OSIF_SemaWait」がタイムアウトしている。 Re: DSPI Communication timeout issue こんにちは、 説明に基づくと、DSPI_MasterTransfer() が STATUS_SUCCESS を返すため、DSPI 転送自体は正常に開始されたようです。タイムアウトは、DSPI_MasterTransferBlocking() が転送完了通知を OSIF_SemaWait() で待機している間に発生します。 したがって、この症状は、基本的なDSPI起動の失敗というよりも、割り込み/完了処理パスに関連している可能性が高い。ブロッキングDSPI APIでは、転送が開始されると、呼び出し元はDSPI割り込み/コールバックパスがセマフォを解放するまで待機します。タイムアウトが経過する前にセマフォが解放されない場合、APIはタイムアウトを報告し、転送を中止します。 この問題がCAN割り込み負荷が重い場合にのみ発生するという事実は重要な手がかりです。CANとDSPI割り込みが同じ優先度で設定されている場合、連続的なCAN割り込み活動はDSPI割り込みのサービス遅延を引き起こすことがあります。短いEEPROM読み込みの場合、DSPIトランザクションは非常に速く完了するため、最終的なDSPI割り込みとセマフォの解放はタイミングに敏感です。256バイトのページ読み込みが長くなるほどDSPIトランザクションが長く活性化され、ドライバの割り込み処理経路の進行が異なるため、大きな転送は完了し短い転送がタイムアウトする理由が説明できます。 推奨されるチェック項目: DSPI割り込みをCAN RX割り込みよりも高い優先度で設定し、テストを繰り返します。 CAN ISRはできるだけ短く保ちましょう。可能であれば、CANフレームプロセッシングをISRからタスク/メインループのコンテキストに移してください。 DSPI ISRが失敗したCASEに入力されているか確認してください。 DSPI転送完了コールバックまたは完了パスが状態->dspiSemaphoreを解放することを確認します。 GPIOを切り替えるか、トレースポイントを使用します。 CAN RSのISR入退入は可能 DSPI ISRへのエントリー/イグジット DSPI転送完了コールバック OSIF_SemaWait() の前と後 ブロッキングDSPI APIがISRやDSPI割り込みが実行できないコンテキストから呼び出されていないか確認してください。 診断実験として、ポーリング方式のDSPI転送、またはDMA方式のDSPI転送を試してみてください。ポーリングやDMAが同じCAN負荷で動作する場合、問題はSPIバス自体ではなく割り込みスケジューリング/完了処理にあることをさらにサポートしています。 EEPROMアクセスの場合、小規模読み取りシーケンスがEEPROMプロトコルに従って必要なコマンド/アドレス/ダミー/読み取りフェーズおよびチップセレクト動作を保持していることも確認してください。しかし、エラーはセマフォ待機時に報告されるため、まずはDSPI完了割り込みパスに着目すべきである。 まとめると、最も可能性の高い方向は割り込みスターベーション、または高CAN割り込み負荷下でのDSPI完了の失敗/遅延処理です。最初の実用的なテストは、DSPI割り込みの優先度をCANより上に上げ、DSPI ISR/コールバックが失敗したCASEにセマフォをポストするかどうかを測定することです。 よろしくお願いいたします。 ピーター Re: DSPI Communication timeout issue こんにちは、ピーターさん。 提案されたとおり、割り込みの優先順位を変更してみました。CAN割り込みの優先度を 10 に、DSPI割り込みの優先度を 1に設定しましたが、同じ問題が起きています。 MPC5775B上でSPI用のDMAを実装するのを手伝ってもらえますか?可能であれば、このMCUの実装例やリファレンスコード、必要なDMA/SPI設定を教えていただけますか? 適切な設定例があれば、正しい実装方法を理解する上で非常に役立ちます。 サポートありがとうございます。
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如何禁用 MPC5777C 中的一个核心 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 尊敬的各位, 请问如何禁用 MPC 5777C 中的 Core 0? 您有什么想法吗? 谢谢! 卢卡斯 Re: How to disable one of the cores in MPC5777C 要正确禁用 MPC5777C 中的一个内核,通常需要配置 MC_ME(模式进入)模块,以便在启动序列期间辅助内核保持 RESET 状态。修改 BAM(启动辅助模块)是防止其自动启动的另一种可靠方法。当我需要从研究复杂的微控制器数据手册中短暂休息一下时,我经常浏览David L Moss 囚犯搜索网站,以了解当地的公共记录。如果您需要具体的寄存器地址或示例代码以使 MC_ME 配置在您的设置中正常工作,请告诉我。 Re: How to disable one of the cores in MPC5777C 禁用 MPC5777C 上的一个核心通常涉及调整 RESET配置字或在启动序列期间停止辅助核心。您需要参考参考手册中的 RGM 模块部分,以确保核心保持安全停止状态,不会触发信号,从而导致故障。虽然调试硬件寄存器需要时间,但我最近也在查阅一些本地法律文件,并发现了一个有用的资源,即梅萨法院记录,如果您需要交叉参考,引用任何合规性数据,这可能会有所帮助。 希望通过调整寄存器就能解决您的核心问题,而无需完全重写闪存! Re: How to disable one of the cores in MPC5777C <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 谢谢! 顺祝商祺! 卢卡斯·佩雷拉·多斯·桑托斯 高级软件开发工程师 手机: 49 (0)160 97710766 < 49 (0)160 97710766> lilium.com | Facebook <>| 推特 <> | LinkedIn <> 百合有限公司 |腓特烈港大街 1 号 | 82205 吉尔金 <>Stra %C3% 9Fe 1 %7C 82205+Gilching&entry=gmail&source=g> 慕尼黑地方法院注册号:HRB 216921 | 增值税号:DE299517739 | 首席执行官:Daniel Wiegand Re: How to disable one of the cores in MPC5777C <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 您好, 核心一旦启用,就只能停止运行。 如果要将它们RESET,则必须执行系统RESET。 要使核心进入停止模式(不执行任何操作,但仍有时钟信号),必须执行“wait”指令。 请参阅具体的核心参考手册。 Peter Re: How to disable one of the cores in MPC5777C 要禁用 MPC5777C 上的某个内核,通常需要修改复位配置或在早期初始化期间停止辅助内核。管理这些多核硬件配置有时会感觉像在没有正确参考,引用编号的情况下查找旧的parkercountycourt.org 一样复杂。务必清除所有待处理的处理器间中断,以免主核心因等待响应而停滞。查阅参考手册中关于 RGM 寄存器的部分,应该可以得到特定启动模式所需的确切十六进制值。             .    
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件名:MC33774A AFE(RD33774CNC3EVB)用のスタンドアロン評価ソフトウェア/GUI 私は、RD33774CNC3EVB(MC33774A拠点のCMU)とRD-K358BMU評価ボードと協力しています。 MC33774A AFEを、BMSシステム全体を統合することなく、単独で評価および検証したいと考えています。私の目標は、以下のような機能を検証することです。 - セル電圧測定 - 温度測定 - 診断および障害報告 - 受動的な細胞バランス調整 - レジスタ設定 - BMUとAFE間の通信 私には以下の質問があります。 1. NXPはMC33774A向けに独立した評価用GUIやPCソフトウェアを提供していますか? 2. BMUを通じて、FreeMASTERプロジェクトやデモンストレーション用GUI、またはその他のグラフィカルツールでMC33774Aを監視・設定できるものはありますか? 3. 最小限のソフトウェア開発でMC33774Aを評価できるリファレンスアプリケーションや例ファームウェアはありますか? 4. BMUおよびCMU評価ボードのみを使ってMC33774A評価する推奨セットアップを説明したアプリケーションはありますか? 私の目的は、AFEを完全なBMSシステムに統合する前に、その機能検証を行うことです。 サポートありがとうございます。 RD33774CNC3EVB 、 MC33774 、 MC33665A Re: Subject: Standalone Evaluation Software / GUI for MC33774A AFE (RD33774CNC3EVB) サンケット様、 1. NXPはMC33774A向けに独立した評価用GUIやPCソフトウェアを提供していますか? [A] はい、MC33774A 用の EvalGUI 7 があります。特にRD33774ADSTEVBと併用してください。GUIは、MCUとSPI間の通信をTPLトランシーバに、さらにTPL経由でMC33774Aに通信するためのSPIインターフェースと連携することを想定しています。UM11816を参照してください。 JozefKozon_0-1785399710998.png もしRD33774CNC3EVB専用のGUIがあるかどうかを尋ねているなら、CTNインターフェース経由でMCUと通信するためのMC33665A TPLからCANトランシーバーへの接続が入っている場合、残念ながら存在しません。 2. BMUを通じて、FreeMASTERプロジェクトやデモンストレーション用GUI、またはその他のグラフィカルツールでMC33774Aを監視・設定できるものはありますか? [A] BMUとCMUのボードについては、ソフトウェアバンドルを丸ごと用意しています。ただし、 S32DSのIDEが必要です。 JozefKozon_6-1785400949053.png こちらのリンクをご参照ください。FreeMASTER用のデモプロジェクトが含まれています。 JozefKozon_1-1785400007530.png 右側のリリースノートをご参照ください。 JozefKozon_2-1785400038979.png 3. 最小限のソフトウェア開発でMC33774Aを評価できるリファレンスアプリケーションや例ファームウェアはありますか? [A] 上記のEVB用のソフトウェアをご覧ください。しかし、2枚のボードでは不十分です。MC33774A 1個につき最低4個のセルを備えた独自のバッテリーパックが必要です。または、 BATT-18EMULATOR をご利用ください。これは、RD33774CNC3EVB に搭載された各 MC33774A に対して18個のセルをエミュレートします。 UM11943を参照してください。 JozefKozon_3-1785400370798.png JozefKozon_4-1785400486233.png 4. BMUおよびCMU評価ボードのみを使ってMC33774A評価する推奨セットアップを説明したアプリケーションはありますか? [A] はい、あります。ただし、前述のとおり、バッテリーパックまたはバッテリーエミュレーターのいずれかが必要です。UM11943およびこちらのリンクを参照してください。 JozefKozon_5-1785400737734.png 敬具、 ヨゼフ Re: Subject: Standalone Evaluation Software / GUI for MC33774A AFE (RD33774CNC3EVB) 当社では部品番号が利用できませんが、必要なセットアップRD3374CNT3EVB IDは提供されていますので、TPLベースのRD33774CNT3EVBを単独テストに使えますか RD33774CNT3EVB 
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The S32DS software has expired. I would like to inquire: The license for the S32DS software is about to expire. How can I renew it? Re: The S32DS software has expired. Hello, It is now extended. Best regards, Peter
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S32DS软件已过期。 我想咨询一下:S32DS软件的许可证即将到期。我该如何续订? Re: The S32DS software has expired. 你好, 现在已扩展。 顺祝商祺! Peter
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lx2080(yocto image and debug) i need information regarding how to configure lx2080a nxp image build using yocto and if we want use custom bord  then how to make changes Re: lx2080(yocto image and debug) Layerscape Yocto BSP v26.06: The release includes both source code and prebuilt images as listed below: Source Release files are on https://github.com/nxp-qoriq/yocto-sdk/tree/walnascar-lsdk Branch: walnascar-lsdk Linux BSP Supported boards, Features, Known Issues, please refer to Release Notes Layerscape Software Development Kit User Guide for Yocto: UG10374.pdf Layerscape Linux SDK User Guide: UG10381.pdf Please modify RCW, u-boot, ATF and Linux dts for your custom board, and rebuild images. Porting steps: Modify rcw and rebuild rcw: $ bitbake rcw -c patch -f Go rcw source code folder build_lx2160ardb-rev2/tmp/work/lx2160ardb_rev2-fsl-linux/rcw/git/git/lx2160ardb_rev2/, please modify XGGFF_PP_HHHH_RR_19_5_2/rcw_2200_750_3200_19_5_2.rcw according to your custom board. $ bitbake rcw Modify and rebuild u-boot: $ bitbake u-boot -c patch -f Please go to u-boot source code folder build_lx2160ardb-rev2/tmp/work/lx2160ardb_rev2-fsl-linux/*/git/, modify u-boot source code according to your custom board. $ bitbake u-boot Modify and rebuild atf: $ bitbake qoriq-atf -c patch -f Please go to atf source code folder build_lx2160ardb-rev2/tmp/work/lx2160ardb_rev2-fsl-linux/qoriq-atf/*/git/, please modify atf source code according to your custom board. $ bitbake qoriq-atf Modify Linux dts file and rebuild Linux Kernel: $ bitbake virtual/kernel -c patch -f Please go to Linux Kernel folder build_lx2160ardb-rev2/tmp/work/ lx2160ardb_rev2-fsl-linux /linux-qoriq/*/git, please modify dts file arch/arm64/boot/dts/freescale/fsl-lx2160a-rdb.dts according to custom board. $ bitbake virtual/kernel Re: lx2080(yocto image and debug) for lx2080a  yocto (linux 24.04)image building(rcw->tfa->uboot-linux path) and flashing image via sd card or emmc or norflash   . code warrire tap jtag debugger can we use. 
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i.MX93 AHAB セキュアブート、RSA-PSS署名、およびHSMモード こんにちは、 i.MX93-evkプラットフォームでのRSA-PSS署名認証に関してCSTで遭遇した問題を報告したいと思います。これはバグだと思います。以下に、私がこの発見に至るまでの手順を説明します。 現在、i.MX93-EVKプラットフォーム上でセキュアブート手順を実装しており、標準で文書化されたCST v4.0.1を使って動作させることに成功しました。 次に、CST の外で OpenSSL を直接使用して、さまざまなバイナリに署名したいと考えました (注: これは PKCS#11 の設定ではなく、OpenSSL CLI/API で独自の RSA キーを使用しているだけです)。私が実現したかったことをまさに説明している以下の手順書を見つけました: AHABデバイスでのコード署名のためのHSMモードの使用.pdf これは、コード署名ツール(CST)が提供するahab_pki_treeツールを使用して生成されたキーと、以下のパラメータでうまく機能します。 既存のCAキーを使用する:n キータイプ: rsa-pss 鍵長:4096ビット ダイジェストアルゴリズム: sha384 しかし、私がCST以外でバイナリに署名したい理由は、すでに他の様々な成果物の署名に使用しているRSA鍵を持っているからです。このキーを使用してさまざまなバイナリファイルに署名し、リンク先のプロセスで説明されているように署名済みハッシュを再統合しようとすると、次のエラーが発生します(CST v4.0.1)。 [ERROR] CST: The signature file spl_data.sig is not valid 全てが正しいことを再確認した後、OpenSSLを使用して署名を検証するテストも以下のように行いました。 $ openssl dgst -sha384 -verify pubkey.pem -signature spl_data.sig -sigopt rsa_padding_mode:pss -sigopt rsa_pss_saltlen:digest spl_data.bin Verified OK 予想と実際: OpenSSLが署名が有効なPSS署名であることを確認したので、CSTも再統合時にそれを受け入れると予想していました。しかし、CSTはそれを無効として拒否します。 CSTのソースコードを詳しく調べ始めたところ、OpenSSLによる検証は成功しているにもかかわらず、署名が無効であると誤って報告されていた理由が分かりました。 CSTが署名を確認する際、以下の処理を行います。 OpenSSL API呼び出しを使用して、公開鍵から「公開鍵アルゴリズム」フィールドを取得します。 このフィールドに基づいて、別の OpenSSL API 呼び出しを使用して、基本的に「指定された署名ファイルは、使用されている公開鍵アルゴリズムに対応していますか?」と問い合わせます。 NXPのドキュメントで「RSA-PSS」キーと呼ばれているものを生成・使用する場合、「公開鍵アルゴリズム」フィールドは rsassaPssと等しく、上記のチェックは正しく動作します。 しかし、汎用RSA鍵を使用する場合、「公開鍵アルゴリズム」フィールドはrsaEncryptionとなり、CSTはこれをPKCS#1 v1.5と誤って解釈しますが、実際にはPKCS#1 v2.1(PSS)形式で署名することも可能です。 私は、自分の署名がPSS署名であることをCSTのソースコードにハードコーディングすることで、この誤った仮定を検証しました。その結果、CSTによって署名が正常に検証され、最終バイナリに再挿入されることができました。その後、閉じた状態のデバイスでは期待どおりに動作しました。 必要であれば、特に関連するOpenSSLの各種関数呼び出しに関して、さらに詳しい情報を提供いたします。 これがCSTの既知の制限なのか、それとも汎用RSAキーで署名を生成・使用している点に何か見落としているのか確認してもらえますか? 余談ですが、HSDKも試しました。これはNXPがAHABベースのプラットフォーム向けに推奨している新しいツールのようですが、署名したいバイナリをエクスポートして手動で署名し、CSTの手順に似た方法で再挿入する方法が見つかりませんでした。これは実現可能かどうかご存知ですか? よろしくお願いいたします。 Re: i.MX93 AHAB Secure boot, RSA-PSS signature and HSM mode こんにちは、 実際、あなたが使っている文書は正しいです。これは、まだCSTを利用しているお客様に推奨されるアプローチです。AHABおよび特に新しいi.MX9ファミリーのお客様には、セキュリティのイネーブルメントのためにSPSDKへの移行を推奨しています。 SO、あなたが踏んだ手順やツールの変更点をCAN共有してください。必要ならSO内部チームと確認・共有CAN。 また、SPSDKについては、以下も参考にしてください。 https://docs.nxp.com/bundle/AN14785/page/topics/signing_with_offline_hsm.html お役に立てば幸いです。 よろしくお願いいたします。 アルド。
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RW612 OTBR Thread認証アーキテクチャに関する質問 NXPチームの皆様、こんにちは。   Thread Group認証のコンポーネントに気づきました:   「NXP RW612無線MCUと統合トライラジオOTBR」 (Thread 1.4)   また、以下の個別の認定も見つけました。   - NXP i.MX IW610 トライラジオ OTBRを搭載したMPU - NXP i.MX MPU(IW612 トライラジオ OTBR搭載) - NXP RW612 ワイヤレスMCU(統合トライラジオOTBR)   RW612 OTBR認証に使用されている認証アーキテクチャについて、より深く理解したいと考えています。   もう少し詳しく教えていただけますか:   1. 認証はRW612を単独のMCU/RTOSベースのThreadボーダールーターとして取得したものか?   2. 認証された構成では、外部のRCP/NCPデバイスが使用されましたか?   3. 認証時に使用されたソフトウェアプラットフォーム(FreeRTOS、Zephyr、または他のプラットフォーム)は?   4. 認証済みRW612 OTBR実装を説明する公開リファレンス・デザインやドキュメントはありますか?   私たちの目標は、RW612 OTBR認証がLinuxホストベースのOTBRアーキテクチャではなく、独立したMCUベースのThread Border Routerソリューションであるかどうかを理解することです。   再開まで今しばらくお待ちください。   よろしくお願いいたします。 チョ・ギョンファン   Re: Question about RW612 OTBR Thread Certification Architecture こんにちは、 あなたの調子が良いといいのですが。私の名前はリカルドで、このCASEを任されました。 A1:はい。RW612 OTBR認証は、真のスタンドアロン型シングルチップソリューションです。 A2: いいえ。i.MX MPU + IW610/IW612 OTBR認証(LinuxホストにRCPモードで外部IW6xx無線コプロセッサを搭載)とは異なり、RW612認証は外部RCPやNCPデバイスを一切使用しません。 A3:確認させてください。 A4: テスト構成、テストレポート、認証範囲の詳細については、Thread Groupに直接お問い合わせください。 連絡先は threadgroup.org。 よろしくお願いいたします。 リカルド Re: Question about RW612 OTBR Thread Certification Architecture こんにちは、 @KyonghwanCho さん。 ご辛抱いただきありがとうございます。 使用されたソフトウェアプラットフォームがFreeRTOSであることは確認済みです。 また、以下のOTBRユーザーガイドとビルドガイドもご確認ください ot-nxp/examples/br/README-OTBR.md (release/v1.4.0.5_26.03 · NXP/ot-nxp) ot-nxp/src/rw/rw612/README.md (release/v1.4.0.5_26.03 · NXP/ot-nxp) よろしくお願いいたします。 リカルド
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Is it possible to reprovision the i.MX93 board? I have already provisioned my FRDM i.MX93 board using EdgeLock 2GO, and the provisioning completed successfully.Now I would like to reprovision the same board with a new or updated set of secure objects, such as a key pair and X.509 certificate.Is reprovisioning supported on an already provisioned i.MX93 device?If yes, could you please clarify the recommended procedure? Specifically, do the previously provisioned secure objects need to be deleted or reset before provisioning again, or can they be updated through EdgeLock 2GO?Also, are there any restrictions or irreversible settings that I should be aware of before attempting reprovisioning? The logs:-- ERROR: iot_agent_utils_create_self_signed_edgelock2go_certificate L#1035 mbedtls_pk_setup_opaque failed: 0xffffc180 ERROR: iot_agent_utils_write_edgelock2go_datastore L#1150 iot_agent_utils_create_self_signed_edgelock2go_certificate failed: 0xffffffff ERROR: iot_agent_utils_create_self_signed_edgelock2go_certificate L#1035 mbedtls_pk_setup_opaque failed: 0xffffc180 ERROR: iot_agent_utils_write_edgelock2go_datastore L#1150 iot_agent_utils_create_self_signed_edgelock2go_certificate failed: 0xffffffff ERROR: iot_agent_utils_create_self_signed_edgelock2go_certificate L#1035 mbedtls_pk_setup_opaque failed: 0xffffc180 ERROR: iot_agent_update_device_configuration_from_constants L#614 iot_agent_utils_create_self_signed_edgelock2go_certificate failed: 0xffffffff ERROR: iot_agent_update_device_configuration L#657 iot_agent_update_device_configuration_from_constants failed with 0xffffffff Status(oem-prov-app): FAILURE FRDM-Training Hands-On Training Security Yocto Project Re: Is it possible to reprovision the i.MX93 board? Hello, It is possible to reprovision, EdgeLock 2GO is designed for full lifecycle management, including updating, rotating, or revoking certificates and keys after initial deployment. Could you please share which steps did you follow for secure provisioning? You need to be aware of procedures that involves burned configurations in fuses such as keys, life cycle, etc. Best regards. Re: Is it possible to reprovision the i.MX93 board? Thanks for confirming reprovisioning is supported at the service level. To clarify: this isn't a fresh provisioning attempt — it's a reprovisioning attempt on a board that already provisioned successfully once (lifecycle OEM_OPEN, ELE firmware 2.0.5-7a34cee, with a key and certificate object already present from the first pass). On this second pass, oem-prov-app fails inside iot_agent_update_device_configuration_from_constants() → iot_agent_utils_create_self_signed_edgelock2go_certificate(), at the mbedtls_pk_setup_opaque() call, returning MBEDTLS_ERR_PK_BAD_INPUT_DATA (0xffffc180). Versions: el2go-agent 6.4.2-r0, smw 5.3-r0, mbedtls 3.6.5-r0. Two questions: 1.Does reprovisioning require explicitly erasing the existing key object (via psa_destroy_key or the SMW key-storage API) before rerunning oem-prov-app, or should the agent overwrite it in place at the same key ID? We're currently not doing any explicit erase step. 2.Is there a known compatibility issue between el2go-agent 6.4.2-r0 and smw 5.3-r0 specifically on the reprovisioning/update path — since we saw this same error during initial bring-up too, and suspected a version mismatch there as well? Also — can you confirm the provisioned key and cert objects live in ELE-managed NVM rather than fuses, so a failed reprovisioning attempt doesn't leave that key ID permanently unusable? Re: Is it possible to reprovision the i.MX93 board? Hello, Thank you for the information. 1. Yes, perform a key store reprovisioning using a signed message. A key store re-provisioning results in erasing all the key stores handled by the HSM. 2. No, there are no compatibility issues reported. 3. That is correct, application keys and certificates are stored in ELE-managed NVM, not in fuses. Best regards.
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Flashing Issue on IMX95EVK's M7 core Hello, I am trying to run an M7 application on IMX95LPD5EVK-19 following AN14748, but I cannot flash flash.bin with UUU. The board is detected briefly, then SDPS boot fails immediately. Hardware: IMX95LPD5BB-19 REV A1 (2024 NXP B.V.) Boot switch (SW7[1:4]): 1001 (Serial Download) Target: eMMC Host: Ubuntu Linux UUU: libuuu_1.5.243-0-g230f1b1 SDKs tried (MCUXpresso SDK Builder): SDK_26.06.00_IMX95LPD5EVK-19 SDK_2.15.000_IMX95LPD5EVK-19 Both produce the same result. Command: cd IMX95LPD5EVK/build_/tmp/deploy/images/imx95-a1-19x19-lpddr5-evk sudo uuu -b emmc flash.bin   Error: Success 0 Failure 1 1:2-E3C50910 1/ 1 [HID(W): LIBUSB_ERROR_NO_DEVICE (-4)] SDPS: boot -f flash.bin   Steps followed (per AN14748): Set SW7 = 1001 with board powered off Connect USB to host Run sudo uuu -b emmc flash.bin Power-cycle board Fails at SDPS boot every time Please share the steps to flash and the BSP version supported for M7 core for this version of the board. Re: Flashing Issue on IMX95EVK's M7 core Hello, The latest supported BSP for A1 revision is Linux 6.12.20. Also, you could try to build the the whole binary from scratch (Uboot+SPL+ATF+Firmware+M-SDK). #### Download and extract ARM GCC toolchain #### $ sudo tar -xvJf arm-gnu-toolchain-14.3.rel1-x86_64-aarch64-none-linux-gnu.tar.xz -C /opt $ sudo tar -xvf arm-gnu-toolchain-13.3.rel1-x86_64-arm-none-eabi.tar.xz -C /opt $ sudo tar -xvf arm-gnu-toolchain-14.2.rel1-x86_64-arm-none-eabi.tar.xz -C /opt #### Get NXP code necessary for the i.MX95 #### In your case be careful with the latest supported BSP version.  $ git clone https://github.com/nxp-imx/imx-mkimage -b lf-6.18.2-1.0.0 $ git clone https://github.com/nxp-imx/imx-atf -b lf-6.18.2-1.0.0 $ git clone https://github.com/nxp-imx/imx-sm -b lf-6.18.2-1.0.0 $ git clone https://github.com/nxp-imx/imx-oei -b lf-6.18.2-1.0.0 $ git clone https://github.com/nxp-imx/uboot-imx -b lf-6.18.2-1.0.0 $ wget https://www.nxp.com/lgfiles/NMG/MAD/YOCTO/firmware-ele-imx-2.0.5-29313e0.bin $ wget https://www.nxp.com/lgfiles/NMG/MAD/YOCTO/firmware-imx-8.31-4fa5b46.bin #### Build Uboot #### $ cd uboot-imx $ make -j $(nproc --all) clean $ make -j $(nproc --all) ARCH=arm CROSS_COMPILE=/opt/arm-gnu-toolchain-14.3.rel1-x86_64-aarch64-none-linux-gnu/bin/aarch64-none-linux-gnu- imx95_19x19_evk_defconfig $ make -j $(nproc --all) ARCH=arm CROSS_COMPILE=/opt/arm-gnu-toolchain-14.3.rel1-x86_64-aarch64-none-linux-gnu/bin/aarch64-none-linux-gnu- #### Build ATF #### $ cd .. $ cd imx-atf $ make -j $(nproc --all) PLAT=imx95 bl31 CROSS_COMPILE=/opt/arm-gnu-toolchain-14.3.rel1-x86_64-aarch64-none-linux-gnu/bin/aarch64-none-linux-gnu- #### Build SM #### $ cd .. $ cd imx-sm $ make -j $(nproc --all) TOOLS=/opt/ config=mx95evk cfg (optional if the associated mx95evk.cfg file has been changed) $ make -j $(nproc --all) TOOLS=/opt/ config=mx95evk all (Linux+M7) $ make -j $(nproc --all) TOOLS=/opt/ config=mx95alt all (config for MCUXpresso testing) #### Build OEI #### $ cd .. $ cd imx-sm $ make -j $(nproc --all) TOOLS=/opt/ board=mx95lp5 oei=ddr DEBUG=1 $ make -j $(nproc --all) TOOLS=/opt/ board=mx95lp5 oei=tcm DEBUG=1 (for i.MX 95 A1 only) #### Extract Firmware #### $ cd .. $ chmod +x firmware-ele-imx-2.0.5-29313e0.bin $ ./firmware-ele-imx-2.0.5-29313e0.bin --auto-accept $ chmod +x firmware-imx-8.31-4fa5b46.bin $ ./firmware-imx-8.31-4fa5b46.bin --auto-accept #### M7 SDK compilation #### $ unzip SDK_25_12_00_IMX95LPD5EVK-19.zip $ python3 -m venv .venv $ source .venv/bin/activate $ export ARMGCC_DIR=/opt/arm-gnu-toolchain-13.3.rel1-x86_64-arm-none-eabi $ pip install west $ west build -p always examples/demo_apps/hello_world --toolchain armgcc --config release -b imx95lpd5evk19 -Dcore_id=cm7 #### For ITCM #### $ west build -p always examples/demo_apps/hello_world --toolchain armgcc --config ddr_release -b imx95lpd5evk19 -Dcore_id=cm7 #### For DDR #### $ exit (this will close the terminal so re-open the terminal) #### Copy the resulting binaries to imx-mkimage #### $ cd imx-mkimage $ cp ../uboot-imx/u-boot.bin ./iMX95 $ cp ../uboot-imx/spl/u-boot-spl.bin ./iMX95 $ cp ../imx-atf/bl31.bin ./iMX95 $ cp ../imx-oei/oei-m33-ddr.bin ./iMX95 $ cp ../imx-sm/m33_image.bin ./iMX95 $ cp ../mcuxsdk/build/hello_world_cm7.bin ./iMX95/m7_image.bin $ cp ../firmware-imx-8.31-4fa5b46/firmware/ddr/synopsys/lpddr5_dmem_qb_v202409.bin ./iMX95 $ cp ../firmware-imx-8.31-4fa5b46/firmware/ddr/synopsys/lpddr5_dmem_v202409.bin ./iMX95 $ cp ../firmware-imx-8.31-4fa5b46/firmware/ddr/synopsys/lpddr5_imem_qb_v202409.bin ./iMX95 $ cp ../firmware-imx-8.31-4fa5b46/firmware/ddr/synopsys/lpddr5_imem_v202409.bin ./iMX95 $ cp ../firmware-ele-imx-2.0.5-29313e0/mx95b0-ahab-container.img ./iMX95 $ make SOC=iMX95 OEI=YES flash_all You may use the resulting binary to flash your EVK, we tested this in standalone mode and it is working correctly. Best regards. Re: Flashing Issue on IMX95EVK's M7 core db16122_0-1785222133220.png if boot from EMMC, SW7-3 should be 1 according to Quick Start Guide IMX95LPD5EVK-19 Re: Flashing Issue on IMX95EVK's M7 core Hello, Thank you for the update. Please try with sudo command. Best regards. Re: Flashing Issue on IMX95EVK's M7 core Hi @JorgeCas  I have followed the exact steps given by you. But there is a same flashing error. It goes till 60% and failed after sometime. Can you please check the below screenshots and let me know whether the commands are right. Thanks, Gaurav Screenshot from 2026-07-31 17-31-12.png Screenshot from 2026-07-31 17-31-20.png Re: Flashing Issue on IMX95EVK's M7 core why there is usb error no device?does it happen at 60% booting process? Re: Flashing Issue on IMX95EVK's M7 core Hello, I found a new resource that suggest use Linux 6.12.3_1.0.0/SDK25.03.00 for A1 silicon revision, please try again with this software versions. What do you see in Cortex-A console when you see the error log? Best regards. Re: Flashing Issue on IMX95EVK's M7 core And I am working on the lf-6.12 version for all the repos. Switch position for download mode is "1 0 0 1" Can you please also confirm the supported version of M7 SDK? Re: Flashing Issue on IMX95EVK's M7 core can this issue be reproduced as failed at 60% process all the time? Re: Flashing Issue on IMX95EVK's M7 core Hi @db16122 , Thanks for replying. Yes while flashing the firmware it is getting failed gets stuck at 60% for sometime and getting failed after that.  Thanks, Gaurav C. Re: Flashing Issue on IMX95EVK's M7 core Hi @JorgeCas , I have tried with sudo command as well but there is no change and it is still failing. Please check the below screenshot. Thanks, Gaurav C. Screenshot from 2026-08-03 09-14-48.png Re: Flashing Issue on IMX95EVK's M7 core Yes, it is happening everytime. Re: Flashing Issue on IMX95EVK's M7 core Hi @JorgeCas  I have tried with SDK 25.03 and i am only getting some failure logs on /dev/ttyUSB3 while flashing the binary. I have also copied the file like below. cp ../firmware-ele-imx-2.0.5-29313e0/mx95b0-ahab-container.img ./iMX95 Do you think there exists a file for mx95a1-ahab-container.img as well? Please also go through the screenshot, it is showing the SOC IMX95(A0) while I am having A1 revision. Thanks Gaurav Screenshot from 2026-08-05 17-49-46.png Re: Flashing Issue on IMX95EVK's M7 core Hi @JorgeCas  I am able to resolve this issue using document AN14748 and SDK25.03.00  Thanks for your suggestions and valuable time. Thanks, Gaurav
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Question about RW612 OTBR Thread Certification Architecture Hello NXP Team,   I noticed the Thread Group certified component:   "NXP RW612 Wireless MCU With Integrated Tri-Radio OTBR" (Thread 1.4)   I also found separate certifications for:   - NXP i.MX MPU With IW610 Tri-Radio OTBR - NXP i.MX MPU With IW612 Tri-Radio OTBR - NXP RW612 Wireless MCU With Integrated Tri-Radio OTBR   I would like to better understand the certification architecture used for the RW612 OTBR certification.   Could you please clarify:   1. Was the certification achieved using RW612 as a standalone MCU/RTOS-based Thread Border Router?   2. Was an external RCP/NCP device used in the certified configuration?   3. Which software platform was used during certification (FreeRTOS, Zephyr, or another platform)?   4. Is there any public reference design or documentation describing the certified RW612 OTBR implementation?   Our goal is to understand whether the RW612 OTBR certification represents a standalone MCU-based Thread Border Router solution rather than a Linux-host-based OTBR architecture.   Thank you for your support.   Best regards, Kyonghwan Cho   Re: Question about RW612 OTBR Thread Certification Architecture Hello, Hope you are doing well. My name is Ricardo and I have been assigned this case. A1: Yes. The RW612 OTBR certification is a true standalone, single-chip solution. A2: No. Unlike the i.MX MPU + IW610/IW612 OTBR certifications (which use a Linux host with an external IW6xx radio co-processor in RCP mode), the RW612 certification does not use any external RCP or NCP device. A3: Let me confirm. A4: For specific details on the test configuration, test reports, or certification scope, please contact the Thread Group directly at threadgroup.org. Best Regards, Ricardo Re: Question about RW612 OTBR Thread Certification Architecture Hello @KyonghwanCho , Thank you for your patience. I have the confirmation that the SW platform used was FreeRTOS. Also, please check below OTBR user guide and build guide ot-nxp/examples/br/README-OTBR.md at release/v1.4.0.5_26.03 · NXP/ot-nxp ot-nxp/src/rw/rw612/README.md at release/v1.4.0.5_26.03 · NXP/ot-nxp Best Regards, Ricardo
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