S32 Power Arhitecture Design Studio バージョン 2017.R1 ライセンスが切れました こんにちは、NXPさん。 タイトルのIDEライセンスが切れてしまい、この特定のバージョンが必要なレガシーコードベースを維持しなければなりません。ライセンスを延長してもらえますか? フルフィルメントID: 203520687 有効期限：2025年12月31日 製品:PA E200向けS32 Design Studio Re: S32 Design Studio for Power Arhitecture Version 2017.R1 license expired こんにちは、ヨシップさん。 お客様のS32DSライセンスが延長されました。以前のコードを使用して、S32DSを再度有効化してください。

S32 电力架构设计工作室 2017.R1 版许可证已过期 您好，NXP， 我购买的 IDE 许可证已过期，但我需要维护一个遗留代码库，因此我需要这个特定版本。您能否延长许可证期限？ 订单号：203520687 有效期至：2025年12月31日 产品：S32 设计工作室（适用于 PA E200） Re: S32 Design Studio for Power Arhitecture Version 2017.R1 license expired 嗨，约瑟普， 您的S32DS许可证已延期。请使用您之前的激活码重新激活S32DS。

在PROFINET上使用ICE进行循环和非循环通信 你好， 我正在为 FRDM i.MX RT1186 板开发 PROFINET I/O 设备。我已经使用 ICC 工具创建了应用程序，并使用 ICE 工具验证了该应用程序是否有效。 到目前为止，我已经测试了循环通信，并且我可以在 Wireshark 中看到控制器周期性地发送/接收数据包。我想知道是否可以测试非循环通信。例如，用于从控制器配置 I/O 设备的通信。 goal_appl.c 中的appl_pnioCbWriteRecord 和 appl_pnioCbReadRecord 函数似乎与我想要做的事情相关，但我不知道如何通过 ICE 实现无循环通信。   谢谢您！

i.MX95 Android 15:88W8987 Bluetooth UARTタイムアウトと共有クロックストラップ/UART RXピンの問題 親愛なるNXPサポートチームへ、 Weidongの勧告に従い、i.MX95プラットフォームでBluetooth導入の新規チケットを開設します。Wi-Fiは正常に動作するようになりましたが、リセット中に正しい基準クロックを選択したまま、Bluetooth UART通信を復旧させる方法についてご教示いただく必要があります。 1. ハードウェアおよびソフトウェア構成 ホストボード：NXP i.MX95 19×19 EVK、B0 無線モジュール:u-blox JODY-W263-00B、88W8987をベースに、M.2 Key-Eを介してコネクテッド BSP:オートモーティブAndroid 15.0.0_2.1.0 カーネル: 6.12.23 Wi-Fiインターフェース:SDIOからuSDHC3まで Bluetoothインターフェース:LPUART5、/dev/ttyLP4として公開されています Wi-Fiドライバー: オートモーティブ-15.0.0_2.1.0のNXP mwifiex、リリース537.p9 ファームウェア: 対応するAndroid BSPファームウェアリポジトリからsduart8987_combo.bin ファームウェアバージョン：16.92.21.p151.4 ファームウェアサイズ：628,200バイト 推奨されているSDIO + UART構成を引き続き採用する予定です。 2. Wi-Fiの起動失敗とスイッチの観察 以前は、モジュールはSDIO経由で検出され、ファームウェアの転送は完了しましたが、ファームウェアのアクティベーションが以下のエラーで失敗しました。 Fail to poll firmware status: firmwarestat=0xf005 FW failed to be active in time! 調査の結果、NXPは、88W8987 GPIO[8]/UART_SOUTがリセット時にサンプリングされ、基準クロックが選択されていると報告した。 低周波数: 38.4 MHz HIGH: 26 MHz この信号は、通常動作時にはBluetooth UART TX出力としても機能し、ホストのLPUART5 RX入力に接続されます。 当社のEVKにおける関連接続は次のとおりです。 Module Bluetooth TX → M.2 J24 pin 22 → R607 → BT_UART5_RXD → R17 → SW1 contacts 7–8 → host LPUART5 RX 我々が繰り返し観察した結果は以下のとおりです。 コールドブート中にSW1が7–8オンに接続:Wi-Fiファームウェアのアクティベートが0xf005で失敗します。 SW1がコールドブート中に7–8のOFFに接触: Wi-Fiは正常に初期化され、動作します。 また、推奨されたホストRXパッドのプルダウン構成についてもテストしました。 IMX95_PAD_DAP_TDI__LPUART5_RX 0x51e しかし、以前のテストではSW1接点7–8オンの故障は解決しませんでした。その後抽出した実行中のデバイスツリーにはRXパッドの設定 が示0x31eため、完全な構成方法と起動・リセット時にいつ発効するかについてのガイダンスをいただけるとありがたいです。 3. Wi-Fi設定は正常に動作しているが、Bluetoothが故障する SW1の接点を7〜8オフにするとWi-Fiは動作しますが、同時にモジュールのBluetooth TXがホストUART RXから切断されます。したがって、ホストがコントローラの応答を受け取れないため、Bluetoothの初期化が失敗すると予想されます。 BluetoothはADBでテストされます。基板にはコネクテッドディスプレイがないためです。 インストールされているベンダー構成は以下のとおりです。 mchar_port = /dev/ttyLP4 baudrate_fw_init = 3000000 ベンダーライブラリはデフォルトbaudrate_btで 3000000です。UARTファームウェアのダウンロードはデフォルトで無効化されています。現在の構成はWi-Fiドライバを通じて読み込まれたコンボファームウェアに依存しています。 BluetoothベンダーのHALはバージョン009.030を報告し、UARTデバイスを正常に開きました。 bt_vnd_init --- BT Vendor HAL Ver: 009.030 --- mchar_port set to /dev/ttyLP4 baudrate_fw_init is set to 3000000 open uart port successfully, fd=6, mchar_port=/dev/ttyLP4 しかし、BluetoothスタックはBLE_TURNING_ON状態のままになり、最終的に異常終了します。 Can't start stack, last instance: starting HciHal クローズ/リカバリ中、ベンダーライブラリは以下の情報も報告します。 Read hci complete event failed timed out Failed to read HCI RESET CMD response! ソース構成シーケンスは、HCIリセットコマンドから始まります。UARTデバイスの起動は成功しましたが、コントローラとの通信は成功していません。 4. 指導要請 以下の点についてアドバイスいただけますか? この共有クロック設定/Bluetooth UART信号はi.MX95上でどのように扱うべきでしょうか? 38.4 MHz選択時にはリセット時にモジュールTX/ホストRXラインをLOWにし、通常動作時にはコネクテッドされた機能するUART受信パスが必要です。 SW1の接点7〜8とLPUART5 RXパッドの推奨構成は何ですか? スイッチは特定のパッド構成でオンのままでいるべきでしょうか、それとも基板レベルの追加の変更が必要ですか? プルダウンはどのブート段階で適用すべきですか? Linuxのデバイスツリー設定で十分でしょうか?それともモジュールリセットが解放される前にU-Boot、System マネージャ/SCMIピン制御、または他の初期化段階でこのパッドを設定する必要がありますか? クロックサンプリングとそれに続くUART動作が正しく行われるように、推奨される電源投入/リセットおよびピン制御シーケンス（W_DISABLE2#/Bluetooth有効化の必要な処理を含む）を提供してください。 BSPが提供するsduart8987_combo.binのBluetooth設定を確認してください。具体的には、初期UARTボーレート、動作ボーレート、RTS/CTSフロー制御、および必要なウェイク/スリープ設定やベンダー設定エントリなどを確認してください。 このBSP上で、88W8987モジュール用の検証済みDTS/パッチおよびBluetoothベンダー構成はありますか？もしあれば、検証に使用した参照構成とモジュール部品番号を教えてください。 SDIO-SDIOの代替案も調査しましたが、Weidongによると、これらの専門パッケージは時代遅れでカーネルのアップグレードに追いついていないとのことです。このターゲット上でSDSDファームウェアの検証は行っておらず、標準のSDIO + UARTアーキテクチャを使用して問題を解決したいと考えています。 リセットおよびBluetooth初期化時に共有されたストラップ/UARTラインの完全なBluetoothログ、動作装置ツリー、回路図抜粋、オシロスコープ測定などを提供できます。どの測定ポイントと測定タイミング条件が最も有用か教えてください。 Wi-Fiの有効化を引き続きサポートいただき、ありがとうございます。動作中のWi-Fi設定を維持したまま、Bluetoothの起動を完了させるためのご指導をいただければ幸いです。 よろしくお願いします、 ラケシュ・クマール・タクール Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue @Rakesh_Kumar_Thakur様、 変更してください baudrate_fw_init = 3000000 ～ baudrate_fw_init = 115200 それでは、試してみてください。 ありがとうございます よろしくお願いいたします。 魏東 Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue 件名：i.MX95 / JODY-W263：ボーレートテスト結果と、手動SW1切り替えなしの恒久的な解決策のリクエスト 親愛なる魏東様 サポートありがとうございます。baudrate_fw_initを3000000 から115200に変更するという推奨をテストしました。以下に結果と残りの起動時間の問題を示します。 来週の統合活動のために恒久的な解決策が必要なので、必要な構成やパッチについてのご指導をいただけるとありがたいです。 プラットフォーム ボード: NXP i.MX95 19×19 EVK、B0 モジュール: u-blox JODY-W263-00B / 88W8987、M.2 Key-E BSP:オートモーティブAndroid 15.0.0_2.1.0 カーネル: 6.12.23 BluetoothベンダーHAL: 009.030 Wi-Fiインターフェース:SDIOからuSDHC3まで Bluetoothインターフェース:UART5、 /dev/ttyLP4 ファームウェア: sduart8987_combo.bin 調査中のスイッチ: SW1、スイッチセクション4、接点7–8、ホスト側のBluetooth UART RX経路上。 1. SW1接点7–8オンのブート Wi-Fiファームウェアの有効化に失敗しました。 Fail to poll firmware status: firmwarestat=0xf005 FW failed to be active in time! WLAN: Fail download FW with nowwait: 0 Bluetoothもオン状態になりません。 推奨されているLinux RXパッドの構成を適用しました: IMX95_PAD_DAP_TDI__LPUART5_RX 0x51e 実行中のデバイスツリーを抽出し、この値が存在し、有効化されたUART5ノードによって参照されていることを確認しました。しかし、スイッチオン時の起動問題は依然として残っています。 2. 初期化ボーレート3000000での動作シーケンス 以下の手順を実行することで、Wi-FiとBluetoothが動作します。 電源を入れる前に SW1の接点を7〜8度オフに保ち ましょう。 基板の電源を入れ、ファームウェアの初期化が完了するまで待ちます。 確認する： [12.738590] WLAN FW is active [12.954531] wlan: Driver loaded successfully Bluetoothを無効にして、 STATE_OFFであることを確認してください。 ボードが動いている状態で、物理的にSW1接点を7〜8のオンに回します。 Bluetoothを有効にする。 説明： baudrate_fw_init = 3000000 baudrate_bt = 3000000 我々は以下を得た： wait-for-state:STATE_ON: Success enabled: true state: ON Wi-FiはP3デバイスとコネクテッドのままで、IPアドレスは10.17.36.30、請求者の状態は完了、ネットワークステータスは検証済みでした。 Bluetoothスキャンやペアリングも、この手動スイッチシーケンスで以前は動作していました。最新の3M社による比較テストでは、Bluetoothのオン状態とWi-Fi接続が確認されました。 3. 推奨初期化ボーレート115200のテスト ベンダー/スーパーイメージと、それに対応するボード固有のAVBメタデータを再構築してフラッシュしました。 mchar_port = /dev/ttyLP4 baudrate_dl_image = 115200 iSecondBaudrate = 3000000 baudrate_fw_init = 115200 baudrate_bt = 3000000 展開された構成とHALログの両方で、 115200が使用されたことが確認されました。 同じ手順で、連絡先7–8をOFFで起動し、WLANファームウェアが有効か確認、Bluetoothを無効にし、お問い合わせ7–8を物理的にオンにしてからBluetoothを有効にしました。 Wi-Fiは引き続き動作したが、Bluetoothの初期化に失敗した。 baudrate_fw_init is set to 115200 open uart port successfully, fd=6, mchar_port=/dev/ttyLP4 Read hci complete event failed timed out. Total_duration = 1000 Failed to read HCI RESET CMD response! config_uart failed アダプタがSTATE_ON状態に達しませんでした。Bluetoothスタックの初期化に繰り返し失敗しました。 初期化時のボーレート設定のみを3000000に戻し、同じ実験的なブートローダーとカーネルを保持したままイメージを再構築したところ、Bluetoothは起動時にオフ→初期化後にオンという同じシーケンスを使用してオンになりました。 4. 追加の起動時実験 また、以下の項目もテストしました。 U-Bootの初期のpinctrl hogにRX 0x51eの設定を追加します。 実験的なSCMIのpinctrl-ドライバ変更により、ゼロオフセットDAP_TDIピンへの多解請求が含まれています。元のドライバ条件(mux_ofs)は、そのピンの多解消オフセットがゼロであるため、多解請求をスキップします。 これらの実験ではスイッチオンの起動失敗は解決しませんでした。初期シリアルログからは、設定がいつ適用されたのか、あるいはSCMIリクエストが成功したのかはまだ確認できていません。したがって、これらの変更は確実な解決策とは考えていません。 恒久的な解決策を求める 手動スイッチシーケンスはデバッグには有用ですが、通常の動作には適していません。Wi-FiとBluetoothが、電源オンおよび実行時の間、SW1のお問い合わせ7〜8をオンのままにして、ユーザーの介入なしに確実に初期化する必要があります。 これらの結果を確認し、以下の内容をご提供いただけますか: このコンボファームウェアを使用したJODY-W263 / 88W8987の正しい初期化ボーレートは、比較において115200が失敗し、3000000が成功したことを踏まえて決定しました。 初期化中に正しい GPIO[8]/UART_SOUT ストラップの状態を維持し、その後も UART の動作を維持するために必要なピン構成とモジュール電源/リセットシーケンス。 適切な実装場所は、システムマネージャー、SPL/U-Boot、Linux pinctrl/MMCの電源シーケンス、またはハードウェアの変更です。 必要なGPIO極性、リセットタイミング、ピン所有権の変更などを含め、当社のボード/BSP専用のパッチまたは検証済み構成。 また、SCMIのpinctrlドライバにおけるゼロオフセットマルチプレクサ処理がi.MX95向けに意図されているかどうかも確認してください。 成功ログと失敗ログの完全なファイル、デバイスツリーの実行、ソース差分、SW1の写真も提供可能です。追加の起動時トレースが必要な場合はお知らせください。 手作業による手順から、信頼性の高い恒久的な解決策へと移行するお手伝いをしていただき、ありがとうございました。 よろしくお願いします、 ラケシュ・クマール・タクール Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue @Rakesh_Kumar_Thakur様、 u-blox製のWi-Fi/Bluetoothモジュールでボーレートが固定されているかどうかをご確認ください。 固定ボーレートが115200の場合は、以下の設定を試してください。 mchar_port = /dev/ttyLP4 baudrate_fw_init = 115200 固定ボーレートが3000000の場合は、設定を使用します mchar_port = /dev/ttyLP4 baudrate_fw_init = 3000000 それでは、試してみてください。 来週ならテストする時間が取れるだろう。まずは試してみてはどうでしょうか。 ところで、あなたの事業内容がよく理解できていないのですが。Wi-FiのオンオフはAndroid経由で簡単にできます。ボード上のSW1スイッチを操作する必要はありません。 ありがとうございます よろしくお願いいたします。 維東 Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue @Rakesh_Kumar_Thakur様、 はい、わかりました。すみません、スイッチを無視しました。 はい、M.2でLPUART5を使用する場合は、SW1を介してすべてのLPUART5信号を有効にする必要があります。 LPUART5信号はこれらのJTAGパッドを介して多重化されるためです。 しかし、SW1はシステム起動には影響しません。 構成、 IMX95_PAD_DAP_TDI__LPUART5_RX 0x51e Linuxデバイスツリーでのみ設定すればよい。 u-bootのデバイスツリーには不要です。 ありがとうございます よろしくお願いいたします。 魏東 Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue 親愛なる魏東様 ご返信いただき、また来週テストしていただけるとのこと、ありがとうございます。 u-blox JODY-W2システム統合マニュアル（UBX-18068879、改訂版R14） を確認しました 。 17ページには、デフォルトのUARTボーレートが3000000であると記載されています。 セクション2.4.2の29ページには、ファームウェアロード後のボーレートは3000000であり、専用のHCIボーレートコマンドで他のサポートレートを設定できると記載されています。 したがって、文書に記載されているデフォルト値は3Mであり、UARTがこの速度に恒久的に制限されているとは記載されていません。 私たちのテストは以下の構成もサポートしています: mchar_port = /dev/ttyLP4 baudrate_fw_init = 3000000 baudrate_bt = 3000000 WLANファームウェアが有効でUARTパスが接続されている場合、 115200 での初期化が繰り返しタイムアウトし、HCIリセット応答を待ちました。 3000000 を復元することで、Bluetoothは有効(true、state:ON)に到達し、Wi-Fiはコネクテッドされたままでした。 また、物理的なスイッチの操作についても明確にしたいと思います。SW1ではWi-Fiのオン/オフを切り替えることはできません。 i.MX95 EVKベースボード回路図SPF-87753-B、シート4によれば、SW1セクション4、接点7–8を以下の経路で操作しています。 ホストJTAG_TDI/LPUART5_RX ↔ SW1がM.2に向かって7–8 ↔ R17(49.9 Ω)↔ BT_UART5_RXD接触。 ここで、R17は基板抵抗の基準です。これはu-blox文書のリビジョンR14とは別です。基板抵抗R14は異なるCTSチャネルに属します。 我々が観察した行動は以下のとおりです。 電源オン前の7–8のコンタクト:firmwarestat=0xf005でWLANファームウェアのアクティベーションが失敗します。 7–8の接点が電源オン前にOFF: WLANファームウェアが正常に初期化されました。 ファームウェア初期化後、連絡先7〜8がオンになり、 Bluetoothは3Mで初期化され、Wi-Fiはコネクテッドのままです。 推奨されるLinux RXのプルダウン構成はすでに適用されています: IMX95_PAD_DAP_TDI__LPUART5_RX 0x51e 実行中のデバイスツリー内で、この値と有効化されたUART5ノードの参照を確認しました。しかし、手動のスイッチシーケンスは依然として必要です。 Android Wi-Fiの切り替えは、このUART信号経路を物理的に切断・再接続することはありません。したがって、残りの問題は、起動および実行時を通じてSW1の接点7–8をオンのままにしたままの信頼性の高い初期化です。 必要な早期ピン設定やモジュールの電源/リセットシーケンスについて調査し、恒久的な解決策にはシステムマネージャー、U-Boot、Linux、またはハードウェアの変更が必要なのか助言いただけますか? テストのために、回路図抜粋、スイッチ写真、初期シリアルログを提供できます。 よろしくお願いします、 ラケシュ・クマール・タクール Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue 親愛なる魏東様 SW1のルーティングについて明確にしてくれて、RXのプルダウン設定はLinuxデバイスツリーでのみ必要だと教えてくれてありがとうございます。 この構成だけでLinuxとオートモーティブAndroid 15.0.0_2.1.0の両方で88W8987の初期化問題が完全に解決できるのか確認していただけますか? IMX95_PAD_DAP_TDI__LPUART5_RX 0x51e この設定はすでに当社の実行中のAndroidデバイスツリーで適用・検証されています。しかし、我々が観察した行動は依然として以下の通りである。 SW1は電源オン前に7〜8オンに接続:firmwarestat=0xf005でWLANファームウェアのアクティベーションが失敗します。 電源オン前にお問い合わせがオフ:WLANファームウェアが正常にアクティベートされます。 ファームウェア起動後に連絡先がオンになった場合:Bluetoothは3Mで初期化され、Wi-Fiはコネクテッドのままです。 明確にしておきますが、私たちの問題はi.MX95システムの起動自体ではなく、WLANファームウェアの有効化に関するものです。 LinuxとオートモーティブAndroidの両方で、必要なSW1セクションをすべてオンにして冷たい電源を入れた状態でWi-FiとBluetoothの初期化を確認しましたか?テスト対象モジュールの部品番号、BSPバージョン、および必要な追加パッチや電源/リセットシーケンスの変更点をお知らせください。 私たちの目標は、SW1を手動で操作することなく、確実に初期化することです。 よろしくお願いします、 ラケシュ・クマール・タクール Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue @Rakesh_Kumar_Thakur様、 あなたのi.MX95-EVKは私のものとは違うようですね。B0シリコンを使用したi.MX95 19×19 EVKの回路図はお持ちですか？比較のために教えてもらえますか?     ありがとうございます よろしくお願いいたします。 維東 Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue こんにちは、 @Rakesh_Kumar_Thakur さん。 私も回路図を使います。 しかし、私の方では何の問題もありません。 8987のWi-Fiモジュールを送ってもらえますか?私の方でもテストしてみたいです。     ありがとうございます よろしくお願いいたします。 維東 Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue @Rakesh_Kumar_Thakur様、 私は自分のi.MX95-EVKでこれを何度もテストしました。Wi-FiとBluetoothの同時動作、コールドリセット、完全な電源オフ/電源オンサイクルなどです。 テスト中は4つのSW1スイッチすべてがオンのままです。なぜならLPUART5信号はこれら4つのJTAGピンを経由しているからです。電源投入時やWi-Fi/Bluetoothの初期化時にはSW1の設定を変更しません。 こちらは、私がテストに使用したi.MX95-EVKの写真です。お使いのi.MX95-EVKのハードウェアリビジョンが同じかどうかご確認ください。 私の環境ではこの問題は発生していません。 あなたのボードの動作は非常に異常です。もう一つ気づいた点があります:あなたはAndroid 15.0.0_2.1.0を使っていますBSPですが、ご指摘のカーネルバージョンは、弊社のBSPに含まれる実際のカーネルバージョンと一致しません。なぜこのような食い違いがあるのか、私にはよく分かりません。     ありがとうございます よろしくお願いいたします。 維東     Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue 親愛なる魏東様 ここに回路図ファイルをアップロードできないため、両方のデザインパッケージを含む公式NXPページを共有します。 https://www.nxp.com/design/design-center/development-boards-and-designs/IMX95LPD5EVK-19 デザインファイル の下に 、以下をダウンロードしてください: SPF-87753-B — i.MX 95 19EVK デザインファイル SPF-87754-B — i.MX 95 19EVK コンピュートモジュールデザインファイル これらは、u-blox JODY-W263-00B (88W8987) モジュールを使用した i.MX95 19×19 EVK セットアップで使用している回路図の参照です。 テスト済みのハードウェア、特にSW1/LPUART5ルーティング、M.2インターフェース、モジュールの電源/リセット回路と比較していただけますか?ファームウェア初期化時にSW1接点7〜8の接続を切断する必要があった理由に違いがあれば教えてください。また、必要な変更点についてご助言ください。 よろしくお願いします、 ラケシュ・クマール・タクール Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue 親愛なる魏東様 繰り返し電源を切って再起動し、SW1の4つのセクションすべてをオンにした状態で、Wi-FiとBluetoothが正常に動作することを確認いただき、ありがとうございます。 私たちの体制は以下の通りです。 ボード：NXP i.MX95 19×19 EVK、B0シリコン モジュール:u-blox JODY-W263-00B、88W8987をベースに、M.2アダプターを介してコネクテッド インターフェース:Wi-Fi(SDIO経由)とBluetooth(LPUART5) BSP:オートモーティブAndroid 15.0.0_2.1.0 以前に確認された実行中のカーネル: 6.12.23-4k-ge0732a9b6eb5-dirty Bluetooth UART: /dev/ttyLP4 、初期化時および実行時のボーレートは両方とも3000000に設定されています。 以下のLinux RXプルダウン設定はすでに当社のランニングデバイスツリーで適用・検証されています: IMX95_PAD_DAP_TDI__LPUART5_RX 0x51e しかし、SW1の接点7〜8は電源オンおよびWLANファームウェア初期化時にオフにし、その後Bluetooth操作のためにONする必要があります。これらのコンタクトが電源オンの場合、firmwarestat=0xf005でWLANファームウェアのアクティベーションが失敗します。 取締役会は今後2日間、不在となります。その間に、検証済みのセットアップの詳細を教えていただけますか?私たちのものと比較し、どの変更点をAndroid BSPに移植できるか評価したいのです。 正確なハードウェア: Wi-Fi/Bluetoothモジュールの製造元とフル部品番号、M.2アダプターの部品番号/リビジョン、EVKベースボード/SOMのリビジョン。JODY-W263-00Bを具体的にテストしたかどうかを確認してください。 正確なソフトウェア:報告された成功したテストがLinux、オートモーティブ Android、またはその両方で行われたかどうか。各テスト済みセットアップについて、BSPのリリース、カーネルのバージョン、コミット、できればuname -aの出力を提供してください。カーネルバージョンに不一致があるとおっしゃいましたが、当社のBSPに対して期待されるカーネルバージョンを特定してください。 デバイスツリーの変更内容をすべて含めてください。最終的な動作ボードのDTSファイル、付属のDTSIファイル、DTオーバーレイ/DTBOソース、および関連するビルド構成が必要です。特に、正確なBSPベースラインに対するパッチがあると助かります。 ドライバとファームウェア: Wi-Fiドライバーのバージョン/ブランチ/コミット、正確なWi-Fi/Bluetoothファームウェアファイル名とバージョン、Bluetooth HAL/ベンダー設定(UARTボーレートやフロー制御を含む)。 その他の必要な変更点: カーネル設定、pinctrl、レギュレーター、SDIOの電源/リセットシーケンス、システムマネージャー、U-Boot、または作業環境で使用したハードウェアの変更。これらの部分に変更が必要かどうかは明確に確認してください。 再現フロー: クリーンBSPから動作イメージまでのステップで、すべてのパッチ、ビルドターゲット、点滅ステップ、スイッチ/ジャンパー位置、コールドオンテスト時に使用されるWi-Fi/Bluetooth初期化シーケンスが含まれます。 また、Linux DTS RXのプルダウンだけがこの問題に必要な変更なのか、それとも作業イメージに追加の変更が含まれているのかも確認してください。 私たちの目標は引き続きオートモーティブAndroid 15.0.0_2.1.0です。ブート時および実行時を通して必要なSW1セクションがすべてONの状態を維持しながら、Wi-FiとBluetoothの初期化を確実に行うことを目的として、必要な変更をこのBSPに移植することを検討したいと考えています。 よろしくお願いします、 ラケシュ・クマール・タクール Re: i.MX95 Android 15: 88W8987 Bluetooth UART timeout and shared clock-strap/UART RX pin issue @Rakesh_Kumar_Thakur様、 まず、u-bloxのJODY-W263-00Bが26 MHzの基準クロックを使っているかどうか確認いただけますか? 26MHzを使用している場合は、 IMX95_PAD_DAP_TDI__LPUART5_RX 0x31e が正しい設定です。 以下の手順をお試しください。 4つのSW1スイッチすべてを ON に設定し、そのままオンにしてください。 IMX95_PAD_DAP_TDI__LPUART5_RX 0x31e に設定します。 ボードの電源を完全に切ってから、再度電源を入れてください。 WLANファームウェアが正常に初期化できるか確認してください。 結果を共有してください。 ありがとうございます よろしくお願いいたします。 維東

S32K344 QuadSPIから外部NVMメモリへ 私はQuadSPIモジュールを使用して、外部FRAM NVMデバイスであるCY15B102QSNと通信しています。今のところはシンプルさを保つため、デバイスとモジュールをシングルSPIモードで使用しています。 メモリへの読み書きルーチンと、読み書きをサポートするLUTシーケンスを作成しました。私の問題は、これらの関数とLUTシーケンスにおける処理の流れがどうあるべきかという点です。 s32k344 参照。マニュアルにはこの点についてあまり明確な説明がありません。 NVMへの読み書きアクセスを開始するために、s32k344のどのレジスタに書き込みが必要ですか?もし良いNXPドライバの例があれば助かります。 以下のサンプル関数を読み書きしてください。 // 読み取りシーケンス =============================================== ReadコマンドでLUTシーケンスを指定するためにBFGENCRレジスタを使用しています。 次に、C言語のステートメントを使用してメモリのアドレスを変数に読み込みます。 // 擬似コードの例 /* AHB クワッド読み取り操作 */      for(unit32 i=0; i < buf_size; ++i)         {             /*  AHB 読み取り用の LUT Seq id の値で BFGENCR[SEQID] を書き込みます。*/                quad_base_addr->BFGENCR = (quad_base_addr->BFGENCR &  ~QuadSPI_BFGENCR_SEQID_MASK) |  QuadSPI_BFGENCR_SEQID(qspi_lut_seq_read_memory);                /* 次のデータ要素を取得します */ buffer[i] = *(volatile U8_T *)(mem_addr[i]);         } // 書き込みシーケンス ============================================ 書き込みコマンドでLUTシーケンスを指定するためにBFGENCRレジスタを使用するかどうかは私には明確ではありません。 または、レジスタ書き込み時と同様にSFARとIPCRを使用するためです。 // SFARとIPCRを使用した擬似コードの例     for(unint32 i=0; i < buf_size; ++i)         {                            /* FRAMへの書き込みを有効にするためにWRENコマンドを書き込む */ cy15_write_opcode_wren(quad_base_addr, qspi_lut_seq_wren_opcode);             if(G_FALSE == qspi_is_tx_full(quad_base_addr)){     /** シリアルフラッシュアドレスレジスタ（SFAR）にメモリのアドレスをロードします */ quad_base_addr->SFAR = mem_addr;         /* シーケンスをトリガーする前に、データを TX FIFO に書き込みます。*/                    quad_base_addr->TBDR = buffer[i];         /** シーケンス ID = (1) で IPCR を書き込み用に設定、IDATASZ = 8 バイト * これでシーケンスが開始されます。*/               quad_base_addr->IPCR  = QuadSPI_IPCR_SEQID(1) | QuadSPI_IPCR_IDATSZ(8);         /* 操作が完了するまで待機してから戻ります。*/                    if( G_FALSE == qspi_wait_for_idle(quad_base_addr)){                        ret_val = QSPI_TIMEOUT_BUSY;                 }            }     } // または、読み取り操作により近いものを使用します ======================= /* AHB 書き込みクワッド操作 */     for(i=0; i < buf_size; ++i)         {             /* AHB 書き込み用の LUT Seq id の値で BFGENCR[SEQID] を書き込みます。*/                quad_base_addr->BFGENCR = (quad_base_addr->BFGENCR & ~QuadSPI_BFGENCR_SEQID_MASK) |  QuadSPI_BFGENCR_SEQID(qspi_lut_seq_write_memory);                /* 次のデータ要素を取得します */ *(volatile U8_T *)(mem_addr[i]) = buffer[i];     } Re: S32K344 QuadSPI to external NVM Memory AHBの読み取りフローは原理的には正しいですが、BFGENCR[SEQID]は読み取りループの前に一度だけ設定し、バイトごとに設定しないでください。QSPI AHBウィンドウから、例えばQSPIベースアドレスとFRAMオフセットを読み取ります。mem_addrがベースアドレスである場合は、mem_addr[i]ではなく、ベースアドレスに現在のオフセットを加えた値を使用します。 S32K344ではAHB書き込みアクセスはサポートされていません。したがって、BFGENCR の後にポインタ書き込みを行わないでください。IPコマンドを使用してFRAMに書き込みます。 CY15B102QSNデータシートの指示に従ってWRENを送信してください。 SFARには、メモリマップされたCPUアドレスではなく、外部FRAMオフセットを書き込みます。 TBDRを介して、書き込みデータ全体をTX FIFOにロードします。 書き込みLUTシーケンスIDとIDATASZを使用してIPCRを書き込みます。 QuadSPIモジュールがアイドル状態になり、IPトランザクションが完了するまでお待ちください。 示されている例では、IDATASZは8ですが、TBDRには1つのバッファ要素しかロードされていません。8バイトすべてをロードして8バイトのトランザクションを1回実行するか、IDATASZを1に設定して1バイトのトランザクションを実行するかのいずれかを選択してください。最初の選択肢の方が望ましい。SFARは各ブロックごとに前倒しで算出する必要がある。WRENは、FRAMデータシートの要件に従って、書き込みトランザクション全体ごとに処理されるべきであり、個々のバイトをロードする際に意図せず繰り返されるべきではない。 IP読み出しの場合、FRAMオフセットをSFARに書き込み、IPCRを介して読み出しシーケンスを開始し、RXバッファから結果を読み出します。通常のリードでは、AHB方法の方がシンプルで効率的です。 LUTはCY15B102QSNプロトコルに準拠している必要があります。具体的には、シングルパッドのコマンド、アドレス、データフェーズ、および正しいアドレス幅が必要です。このFRAMに適用可能でない限り、NORフラッシュの消去やWIP処理を追加しないでください。FRDM-A-S32K344用のQspi_Ip_Example_S32K344およびQSPIフラッシュメモリ読み書きデモは出発点として使用できますが、それらのNRフラッシュLUTコマンドやステータス処理はFRAMに適応する必要があります。 Re: S32K344 QuadSPI to external NVM Memory ご回答ありがとうございます。 関連する質問ですが、IPアドレスの書き込みと読み込みに関する新しい質問です。FRAMにRDIDオペコード（8バイトのデバイスIDを読み出す）を送信すると、期待されるバイトとは逆のバイトが返ってきます。S32K344 QuadSPI MCRレジスタの設定を実験しています。予約ビットがバイト順序に影響を与えるようです。これは参考文献には記載されていません。マニュアル。特にMCR[ビット3、2]はRXバイト順序に影響します。送信バイト順序に影響を与える予約ビットは他にありますか？他の予約された部分が何をするのか教えてもらえますか? Re: S32K344 QuadSPI to external NVM Memory QuadSPI MCRレジスタ内の予約ビットの機能は文書化されていないため、MCR[3:2]が内部で制御するものや、他の予約ビットがTXバイト順序に影響を与えるかどうかは確認できません。 予約ビットはモジュールの設定に使用してはならず、文書に記載されている値またはリセット値のままにしておく必要があります。したがって、これらのビットを変更した際に観察されるいかなる動作も、サポートされているQuadSPI構成として信頼すべきではありません。

GUI Guider V2.0.1导入图片有问题 我使用相同的图片使用GUI Guider 1.9.0导入时显示正常,实际效果如下： 但是使用GUI Guider 2.0.1导入后效果如下： 下面是我使用的图片源文件： Re: GUI Guider V2.0.1导入图片有问题 嗨@Byronyang ， 对于带有透明度的图像，请使用 RGB565A8 或 ARGB8888。RGB565 不支持 alpha 通道，因此使用此格式导入图像时，背景为黑色是正常的。 此致， 文斌 Re: GUI Guider V2.0.1导入图片有问题 请您帮忙确认一下您使用 GUI Guider 2.0.1 的操作系统是什么？ Windows 11 您的项目是空白模板吗？适用于哪个板？ 其他步骤和你一样，只是不同的是图片设置为RGB565 然后再导入图片 Re: GUI Guider V2.0.1导入图片有问题 Hello 请您帮忙确认一下您使用 GUI Guider 2.0.1 的操作系统是什么？ 您的项目是空白模板吗？适用于哪个板？ 创建项目时，你选择了什么比例？   我用的是 Windows 11 系统；我分享一下我导入图片的方法捕获，看看这个方法对你有没有用。 在 GUI 引导侧菜单中，选择图像 在“属性”部分，单击选择图像源并加载您的图像。   我使用的是同一张图片，它在用户界面编辑器中显示正常，你是不是做了什么不同的操作？如果是这样，请解释一下步骤。   此致敬礼，路易斯 Re: GUI Guider V2.0.1导入图片有问题 Hi @WenbinYuan, 非常感谢您的回复 此致， Byronyang

将外部 32K 振荡器定义为 FLL 源时存在问题 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 我配置32K作为时钟源时遇到问题……配置代码附在后面。 MCG_C2 = 0; //new MCG_C2 = MCG_C2_HGO_MASK | MCG_C2_EREFS_MASK; //new MCG_C1 = 0; //new /* Wait for crystal to initialize */ while (!(MCG_S & MCG_S_OSCINIT_MASK)) {}; /* Wait for Reference Clock Status bit to clear */ while (MCG_S & MCG_S_IREFST_MASK) {}; /* Wait for clock status bits to show clock source * is external reference clock */ //while (((MCG_S & MCG_S_CLKST_MASK) >> MCG_S_CLKST_SHIFT) != 0x2) {}; //new while (((MCG_S & MCG_S_CLKST_MASK) >> MCG_S_CLKST_SHIFT) != 0x0) {}; //new FEE MCG_C4 |= MCG_C4_DMX32_MASK | MCG_C4_DRST_DRS(3); /* Now in FBE * Configure PLL Reference Divider, PLLCLKEN = 0, PLLSTEN = 0, PRDIV = 0x18 * The crystal frequency is used to select the PRDIV value. * Only even frequency crystals are supported * that will produce a 2MHz reference clock to the PLL. */ //MCG_C5 = MCG_C5_PRDIV(BSP_REF_CLOCK_DIV - 1); /* Ensure MCG_C6 is at the reset default of 0. LOLIE disabled, * PLL disabled, clock monitor disabled, PLL VCO divider is clear */ MCG_C6 = 0; /* Calculate mask for System Clock Divider Register 1 SIM_CLKDIV1 */ SIM_CLKDIV1_COPY = SIM_CLKDIV1_OUTDIV1(BSP_CORE_DIV - 1) | SIM_CLKDIV1_OUTDIV2(BSP_BUS_DIV - 1) | SIM_CLKDIV1_OUTDIV3(BSP_FLEXBUS_DIV - 1) | SIM_CLKDIV1_OUTDIV4(BSP_FLASH_DIV - 1); Re: Problem with defining external 32K oscillator as FLL source 感到孤独吗？打破沉默，瞬间与世界连接！试试Omegle 聊天，结识来自世界各地的新朋友，随时随地开启即兴对话。 Re: Problem with defining external 32K oscillator as FLL source 感到孤独吗？打破沉默，瞬间与世界连接！试试 Omegle 聊天，结识来自世界各地的新朋友，随时随地开启即兴对话。https://omeglechat.love/ Re: Problem with defining external 32K oscillator as FLL source <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 在 SIM 模块中有一个寄存器；SIM_SOPT2，其中包含字段；MCGCLKSEL，允许您将 RTS 振荡器（EXTAL32 和 XTAL32 输入）映射到 FLL。您已将此字段设置为 1。 从那里，您可以使用 FEE 模式来产生更高的 FLL 时钟频率。 Re: Problem with defining external 32K oscillator as FLL source <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 那就是罪魁祸首。我可以将实时时钟 (RTC) 配置为系统时钟吗？ Re: Problem with defining external 32K oscillator as FLL source <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 1. 您的外部 32K 振荡器是连接到 EXTAL 还是 EXTAL32 / XTAL32（RTC 振荡器）？

IMX8MM ECSPI引脚未配置为SPI；卡在GPIO模式 我有一颗 IMX8MM 处理器，我正在尝试将其配置为 Linux 6.6.52.2.2.1。其中一个关键外围设备位于 ECSPI1 上。在DTS中，引脚控制组设置如下： pinctrl_ecspi1: ecspi1grp { #define CAN_CS_N_PIN <&gpio5 9 GPIO_ACTIVE_LOW> fsl,pins = < MX8MM_IOMUXC_ECSPI1_SCLK_ECSPI1_SCLK 0x19 MX8MM_IOMUXC_ECSPI1_MOSI_ECSPI1_MOSI 0x19 MX8MM_IOMUXC_ECSPI1_MISO_ECSPI1_MISO 0x19 MX8MM_IOMUXC_ECSPI1_SS0_GPIO5_IO9 0x15F // GPIO CS to avoid known hardware bug >; }; 引脚控制组绑定到 ecspi1，如下所示 &ecspi1 { clocks = <&clk IMX8MM_CLK_ECSPI1_ROOT>, <&clk IMX8MM_CLK_ECSPI1_ROOT>; clock-names = "ipg", "per"; pinctrl-names = "default"; pinctrl-0 = <&pinctrl_ecspi1>; num-cs = <1>; cs-gpios = CAN_CS_N_PIN; #address-cells = <1>; #size-cells = <0>; status = "okay"; // Peripheral 0 }; 但是，当我使用 memtool 检查 SCLK、MOSI 和 MISO 的引脚复用配置时，它显示为 5，这是 GPIO 模式，也是默认值。 果然，时钟没有脉冲，但我可以使用 gpioset 命令将这些引脚作为 GPIO 进行控制。 这些引脚复用器处于默认值这一事实表明我在 DTS 中缺少某些东西，但我不知道是什么。有人了解情况吗？ i.MX 8M | i.MX 8M Mini | i.MX 8M Nano Linux Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode 嗨@jmosi 请反编译你正在使用的 dtb 文件，需要检查是否有其他代码将 ECSPI 引脚设置为 GPIO 模式。 此致， 志明 Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode 分解过程已完成。初步检查未发现任何重复使用情况——ECSPI1 的引脚复用寄存器偏移量（0x1f4、0x1f8、0x1fc、0x200）除了我设置的（ecspi1grp）之外，没有出现在输出的任何其他 fsl、pin 属性中——但我对这些事情远非专家。您的意见非常宝贵。谢谢你！ Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode 嗨@jmosi 我检查了反编译后的 DTS 文件，看起来一切正常——没有配置问题。请确认运行时是否正在使用此 DTB，以及是否存在 DTB 覆盖配置。 此致， 志明

GUI Guider V2.0.1で画像のインポートに問題が発生しています。 GUI Guider 1.9.0を使用して同じ画像をインポートしたところ、正しく表示され、実際の結果は以下のとおりです。 しかし、GUI Guider 2.0.1を使用してインポートした結果は以下のとおりです。 以下は私が使用した画像ソースファイルです。 Re: GUI Guider V2.0.1导入图片有问题 こんにちは、 @Byronyang さん。 透明度のある画像には、RGB565A8またはARGB8888を使用してください。RGB565はアルファチャネルをサポートしていないため、このフォーマットで画像をインポートする際には黒い背景が予想されます。 よろしくお願いします、 ウェンビン Re: GUI Guider V2.0.1导入图片有问题 GUI Guider 2.0.1を使っているOSを教えていただけますか? Windows 11 あなたのプロジェクトは空白のテンプレートですか？どの委員会向けですか？ その他の手順と唯一の違いは、画像が RGB565 に設定されていることです。 その後、再び写真を挿入します Re: GUI Guider V2.0.1导入图片有问题 Hello GUI Guider 2.0.1を使っているOSを教えていただけますか? あなたのプロジェクトは空白のテンプレートですか？どの委員会向けですか？ プロジェクトを作成した際、どの比率を選択しましたか？   私はWindows 11を使っています。画像をインポートする方法のキャプチャを共有しています。もしそれがあなたに合うか教えてください GUI Guider サイドメニューで、画像を選択します。 プロパティセクションで画像ソースを選択し、画像を読み込みます。   私も同じ画像を使っていますが、UIエディタにも表示されます。何か違うことをされたのですか？もしそうなら、手順を説明してください   敬具、ルイス Re: GUI Guider V2.0.1导入图片有问题 こんにちは @WenbinYuan さん ご返信いただき、誠にありがとうございます。 バイロニャン

外部32K発振器をFLLソースとして定義する際の問題 <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 32Kをクロックソースとして設定する際に問題が発生しています。設定コードを添付します。 MCG_C2 = 0; //new MCG_C2 = MCG_C2_HGO_MASK | MCG_C2_EREFS_MASK; //new MCG_C1 = 0; //new /* Wait for crystal to initialize */ while (!(MCG_S & MCG_S_OSCINIT_MASK)) {}; /* Wait for Reference Clock Status bit to clear */ while (MCG_S & MCG_S_IREFST_MASK) {}; /* Wait for clock status bits to show clock source * is external reference clock */ //while (((MCG_S & MCG_S_CLKST_MASK) >> MCG_S_CLKST_SHIFT) != 0x2) {}; //new while (((MCG_S & MCG_S_CLKST_MASK) >> MCG_S_CLKST_SHIFT) != 0x0) {}; //new FEE MCG_C4 |= MCG_C4_DMX32_MASK | MCG_C4_DRST_DRS(3); /* Now in FBE * Configure PLL Reference Divider, PLLCLKEN = 0, PLLSTEN = 0, PRDIV = 0x18 * The crystal frequency is used to select the PRDIV value. * Only even frequency crystals are supported * that will produce a 2MHz reference clock to the PLL. */ //MCG_C5 = MCG_C5_PRDIV(BSP_REF_CLOCK_DIV - 1); /* Ensure MCG_C6 is at the reset default of 0. LOLIE disabled, * PLL disabled, clock monitor disabled, PLL VCO divider is clear */ MCG_C6 = 0; /* Calculate mask for System Clock Divider Register 1 SIM_CLKDIV1 */ SIM_CLKDIV1_COPY = SIM_CLKDIV1_OUTDIV1(BSP_CORE_DIV - 1) | SIM_CLKDIV1_OUTDIV2(BSP_BUS_DIV - 1) | SIM_CLKDIV1_OUTDIV3(BSP_FLEXBUS_DIV - 1) | SIM_CLKDIV1_OUTDIV4(BSP_FLASH_DIV - 1); Re: Problem with defining external 32K oscillator as FLL source 寂しさを感じていますか？沈黙を破り、世界と瞬時に繋がろう！Omegleチャットを試して、世界中の新しい興味深い人々と出会い、いつでも気軽に会話を始めてみましょう。 Re: Problem with defining external 32K oscillator as FLL source 寂しさを感じていますか？沈黙を破り、世界と瞬時に繋がろう！Omegleチャットを試して、世界中の新しい興味深い人々と出会い、いつでも気軽に会話を始めてみましょう。https://omeglechat.love/ Re: Problem with defining external 32K oscillator as FLL source <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> SIMモジュールには、レジスタSIM_SOPT2があり、その中にMCGCLKSELフィールドが含まれています。このフィールドを使用すると、RTS発振器（EXTAL32およびXTAL32入力）をFLLにマッピングできます。このフィールドを1に設定します。 そこからFEEモードを使ってFLLからより高いクロックレートを生成できます。 Re: Problem with defining external 32K oscillator as FLL source <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> それが原因だった。RTCクロックをシステムクロックとして設定できますか? Re: Problem with defining external 32K oscillator as FLL source <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> 1. 外部の32KオシレーターはEXTALにコネクテッドされていますか、それともRTCオシレーター EXTAL32 / XTAL32に接続されていますか?

IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode I have an IMX8MM processor I'm trying to get set up for Linux 6.6.52.2.2.1. One of the critical peripherals is on ECSPI1. In the DTS, the pin control group is set as follows: pinctrl_ecspi1: ecspi1grp { #define CAN_CS_N_PIN <&gpio5 9 GPIO_ACTIVE_LOW> fsl,pins = < MX8MM_IOMUXC_ECSPI1_SCLK_ECSPI1_SCLK 0x19 MX8MM_IOMUXC_ECSPI1_MOSI_ECSPI1_MOSI 0x19 MX8MM_IOMUXC_ECSPI1_MISO_ECSPI1_MISO 0x19 MX8MM_IOMUXC_ECSPI1_SS0_GPIO5_IO9 0x15F // GPIO CS to avoid known hardware bug >; }; The pin control group is bound to ecspi1 as follows &ecspi1 { clocks = <&clk IMX8MM_CLK_ECSPI1_ROOT>, <&clk IMX8MM_CLK_ECSPI1_ROOT>; clock-names = "ipg", "per"; pinctrl-names = "default"; pinctrl-0 = <&pinctrl_ecspi1>; num-cs = <1>; cs-gpios = CAN_CS_N_PIN; #address-cells = <1>; #size-cells = <0>; status = "okay"; // Peripheral 0 }; However, when I use memtool to check the pinmux configuration for SCLK, MOSI, and MISO, it says 5, which is GPIO mode and the default value Sure enough, the clock doesn't pulse, but I can control the pins as GPIOs using gpioset The fact that these pinmuxes are at the default values tells me I'm missing something in the DTS but I don't know what. Does anyone have insight? i.MX 8M | i.MX 8M Mini | i.MX 8M Nano Linux Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode Hi @jmosi  Please decompile the dtb you are using, need to check if there is any other code set ECSPI PINs to GPIO mode. Best Regards, Zhiming Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode Decomp is attached. Initial examination doesn't show any reuse -- the pinmux register offsets for ECSPI1 (0x1f4, 0x1f8, 0x1fc, 0x200) don't appear in any other fsl,pin properties in the output besides the one I set up (ecspi1grp) -- but I'm far from an expert on these things. Your input is more than welcome.  Thank you! Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode Hi @jmosi  I checked the decompiled DTS, and it appears to be normal—there are no configuration issues. Please confirm whether this DTB is being used at runtime and whether there is a DTB overlay configuration in place. Best Regards, Zhiming

Problem with defining external 32K oscillator as FLL source I have a problem with configuring 32K as clock soure.. Attached is the configuration code. MCG_C2 = 0; //new MCG_C2 = MCG_C2_HGO_MASK | MCG_C2_EREFS_MASK; //new MCG_C1 = 0; //new /* Wait for crystal to initialize */ while (!(MCG_S & MCG_S_OSCINIT_MASK)) {}; /* Wait for Reference Clock Status bit to clear */ while (MCG_S & MCG_S_IREFST_MASK) {}; /* Wait for clock status bits to show clock source * is external reference clock */ //while (((MCG_S & MCG_S_CLKST_MASK) >> MCG_S_CLKST_SHIFT) != 0x2) {}; //new while (((MCG_S & MCG_S_CLKST_MASK) >> MCG_S_CLKST_SHIFT) != 0x0) {}; //new FEE MCG_C4 |= MCG_C4_DMX32_MASK | MCG_C4_DRST_DRS(3); /* Now in FBE * Configure PLL Reference Divider, PLLCLKEN = 0, PLLSTEN = 0, PRDIV = 0x18 * The crystal frequency is used to select the PRDIV value. * Only even frequency crystals are supported * that will produce a 2MHz reference clock to the PLL. */ //MCG_C5 = MCG_C5_PRDIV(BSP_REF_CLOCK_DIV - 1); /* Ensure MCG_C6 is at the reset default of 0. LOLIE disabled, * PLL disabled, clock monitor disabled, PLL VCO divider is clear */ MCG_C6 = 0; /* Calculate mask for System Clock Divider Register 1 SIM_CLKDIV1 */ SIM_CLKDIV1_COPY = SIM_CLKDIV1_OUTDIV1(BSP_CORE_DIV - 1) | SIM_CLKDIV1_OUTDIV2(BSP_BUS_DIV - 1) | SIM_CLKDIV1_OUTDIV3(BSP_FLEXBUS_DIV - 1) | SIM_CLKDIV1_OUTDIV4(BSP_FLASH_DIV - 1); Re: Problem with defining external 32K oscillator as FLL source Feeling lonely? Break the silence and connect with the world instantly! Try Omegle chat to meet new, interesting people from across the globe and spark spontaneous conversations anytime. Re: Problem with defining external 32K oscillator as FLL source Feeling lonely? Break the silence and connect with the world instantly! Try Omegle chat to meet new, interesting people from across the globe and spark spontaneous conversations anytime. https://omeglechat.love/ Re: Problem with defining external 32K oscillator as FLL source In the SIM module there is a register; SIM_SOPT2 that contains the field; MCGCLKSEL that allows you to map the RTS oscillator (EXTAL32 and XTAL32 inputs) to the FLL. You set this field = 1. From there you can use FEE mode to generate higher clock rates out of the FLL. Re: Problem with defining external 32K oscillator as FLL source That was the fault. can I configure the RTC clock as the system clock? Re: Problem with defining external 32K oscillator as FLL source 1. Is your external 32 K oscillator connected to EXTAL  or  EXTAL32 / XTAL32 (the RTC oscillator) ?

There is a problem importing images in GUI Guider V2.0.1. When I imported the same image using GUI Guider 1.9.0, it displayed correctly, and the actual result is as follows: However, the result after importing using GUI Guider 2.0.1 is as follows: Below are the image source files I used: Re: GUI Guider V2.0.1导入图片有问题 Hi @Byronyang, Please use RGB565A8 or ARGB8888 for images with transparency. RGB565 does not support an alpha channel, so the black background is expected when the image is imported using this format. Best Regards, Wenbin Re: GUI Guider V2.0.1导入图片有问题 Could you help us confirm you OS where you use GUI Guider 2.0.1? windows11 Is your project a Blank Template? For which board? 其他步骤和你一样，只是不同的是图片设置为RGB565 然后再导入图片 Re: GUI Guider V2.0.1导入图片有问题 Hello Could you help us confirm you OS where you use GUI Guider 2.0.1? Is your project a Blank Template? For which board? When you created your project, what Ratio did you select?   I use Windows 11; I share captures of the method I use to import the image, let me know if that can work for you too In GUI Guider Side menu, Select Image In the Properties Section click to select the image source and load your image.   I use the same image, and it shows in UI Editor, have you done something different? If so, please explain the steps   Best Regards, Luis Re: GUI Guider V2.0.1导入图片有问题 Hi @WenbinYuan , Thank you very much for your reply. Byronyang

S32K344 QuadSPI 至外部 NVM 存储器 我正在使用 QuadSPI 模块与外部 FRAM NVM 设备 CY15B102QSN 进行通信。为了简单起见，我目前使用单 SPI 模式来使用该设备和模块。 我创建了用于读写内存的例程和 LUT 序列来支持读写操作。我的问题是，这些函数和查找表序列的流程应该是什么。 s32k344 参考。手册在这方面写得不太清楚。 要对NVM进行读写访问，我需要写入S32K344上的哪些寄存器？如果能提供一个很好的NXP驱动程序示例，那就太好了。 阅读并编写以下示例函数。 // 读取序列 =============================================== 我使用 BFGENCR 寄存器来指定 READ命令中的 LUT 序列。 然后使用 C 语句将内存地址读取到一个变量中。 // 示例 sudo 代码 /* AHB 读取四路操作*/ for(unit32 i=0; i < buf_size; ++i)         { /* 将 AHB 读取的 LUT 序列 ID 值写入 BFGENCR[SEQID]。*/ quad_base_addr->BFGENCR = (quad_base_addr->BFGENCR & ~QuadSPI_BFGENCR_SEQID_MASK) | QuadSPI_BFGENCR_SEQID(qspi_lut_seq_read_memory); /* 获取下一个数据元素 */ buffer[i] = *(volatile U8_T *)(mem_addr[i]);         } // 写入序列 ============================================== 我不清楚是否可以使用 BFGENCR 寄存器来指定写入命令中的 LUT 序列。 或者说，因为我像在寄存器写入时一样使用 SFAR 和 IPCR。 // 使用 SFAR 和 IPCR 的示例 sudo 代码 for(unint32 i=0; i < buf_size; ++i)         {             /* 写入 WREN 命令以启用对 FRAM 的写入 */ cy15_write_opcode_wren(quad_base_addr, qspi_lut_seq_wren_opcode);             if(G_FALSE == qspi_is_tx_full(quad_base_addr)){     /** 将串行闪存地址寄存器 (SFAR) 加载内存地址 */ quad_base_addr->SFAR = mem_addr;         /* 在触发序列之前，将数据写入 TX FIFO。*/ quad_base_addr->TBDR = buffer[i];         /** 设置 IPCR，序列 ID = (1) 用于写入，IDATASZ = 8 字节 * 序列由此开始。*/ quad_base_addr->IPCR  = QuadSPI_IPCR_SEQID(1) | QuadSPI_IPCR_IDATSZ(8);         /* 等待操作完成再返回。*/                 if( G_FALSE == qspi_wait_for_idle(quad_base_addr)){ ret_val = QSPI_TIMEOUT_BUSY; }         }     } // 或者使用与读取操作更相似的操作 ======================= /* AHB 写入四元组操作 */ for(i=0; i < buf_size; ++i)         {             /* 将 AHB 写入的 LUT 序列 ID 值写入 BFGENCR[SEQID]。*/ quad_base_addr->BFGENCR = (quad_base_addr->BFGENCR & ~QuadSPI_BFGENCR_SEQID_MASK) | QuadSPI_BFGENCR_SEQID(qspi_lut_seq_write_memory); /* 获取下一个数据元素 */ *(volatile U8_T *)(mem_addr[i]) = buffer[i];     } Re: S32K344 QuadSPI to external NVM Memory 您的 AHB 读取流程原则上是正确的，但需要在读取循环之前配置一次 BFGENCR[SEQID]，而不是每个字节都配置一次。例如，从 QSPI AHB 窗口读取 QSPI 基地址加上 FRAM 偏移量。如果 mem_addr 是基地址，则使用基地址加上当前偏移量，而不是 mem_addr[i]。 S32K344 不支持 AHB 写入访问。因此，不要使用 BFGENCR 后跟指针写入。通过 IP 命令写入 FRAM： 按照 CY15B102QSN 数据表的要求发送 WREN。 将外部 FRAM 偏移量（而不是内存映射的 CPU 地址）写入 SFAR。 通过 TBDR 将完整的写入数据加载到 TX FIFO 中。 使用写入 LUT 序列 ID 和 IDATASZ 写入 IPCR。 等待 QuadSPI 模块空闲且 IP 事务完成。 在所示示例中，IDATASZ 为 8，但只有一个缓冲区元素加载到 TBDR 中。要么加载全部 8 个字节并执行一个 8 字节的事务，要么使用 IDATASZ 等于 1 来执行一个字节的事务。第一个方案更可取。SFAR 也必须针对每个模块进行升级。WREN 应按照 FRAM 数据手册的要求，在每个完整的写入事务中处理，而不是在加载单个字节时无意中重复处理。 对于 IP 读取，将 FRAM 偏移量写入 SFAR，通过 IPCR 开始读取序列，并从 RX 缓冲区读取结果。对于普通读取，AHB 方法更简单、更高效。 LUT 必须与 CY15B102QSN 协议匹配：单焊盘命令、地址和数据阶段，以及正确的地址宽度。除非适用于此 FRAM，否则请勿添加 或非-Flash 擦除或 WIP 处理。Qspi_Ip_Example_S32K344 和 FRDM-A-S32K344 的 QSPI Flash Memory Read/Write demo 可以作为起点，但它们的 或非-Flash LUT 命令和状态处理必须针对 FRAM 进行调整。 Re: S32K344 QuadSPI to external NVM Memory 谢谢你的回复。 相关但又新的问题，一般是关于 IP 写入和读取的。当我向 FRAM 发送 RDID 操作码（读取 8 字节设备 ID）时，我得到的响应与预期的字节顺序相反。尝试调整 S32K344 QuadSPI MCR 寄存器设置。看来保留位会影响字节顺序。参考文献中没有相关记录。手册中特别提到，MCR[位 3,2]会影响 RX 字节顺序。还有其他保留位会影响发送字节顺序吗？您能解释一下其他保留部分的作用吗？ Re: S32K344 QuadSPI to external NVM Memory QuadSPI MCR 寄存器中保留位的功能没有文档说明，因此我无法确认 MCR[3:2] 内部控制什么，或者其他保留位是否会影响 TX 字节顺序。 保留位不应用于配置模块，应保持其文档中规定的/RESET 值。因此，更改这些位时观察到的任何行为都不应被视为受支持的 QuadSPI 配置。

IMX8MMのECSPIピンがSPI用に構成されず、GPIOモードのままになっている。 IMX8MMプロセッサをLinux 6.6.52.2.2.1用にセットアップしようとしています。重要なペリフェラルの一つはECSPI1に接続されています。DTSでは、ピン制御グループは以下のように設定されます: pinctrl_ecspi1: ecspi1grp { #define CAN_CS_N_PIN <&gpio5 9 GPIO_ACTIVE_LOW> fsl,pins = < MX8MM_IOMUXC_ECSPI1_SCLK_ECSPI1_SCLK 0x19 MX8MM_IOMUXC_ECSPI1_MOSI_ECSPI1_MOSI 0x19 MX8MM_IOMUXC_ECSPI1_MISO_ECSPI1_MISO 0x19 MX8MM_IOMUXC_ECSPI1_SS0_GPIO5_IO9 0x15F // GPIO CS to avoid known hardware bug >; }; ピン制御グループは次のようにecspi1に結合されます &ecspi1 { clocks = <&clk IMX8MM_CLK_ECSPI1_ROOT>, <&clk IMX8MM_CLK_ECSPI1_ROOT>; clock-names = "ipg", "per"; pinctrl-names = "default"; pinctrl-0 = <&pinctrl_ecspi1>; num-cs = <1>; cs-gpios = CAN_CS_N_PIN; #address-cells = <1>; #size-cells = <0>; status = "okay"; // Peripheral 0 }; しかし、memtoolを使ってSCLK、MOSI、MISOのピンmux設定を確認すると、5と表示されます。これはGPIOモードで、デフォルト値です。 案の定、クロックはパルスしませんが、gpiosetを使ってピンをGPIOとして制御できます これらのピンマルチプレクサがデフォルト値になっているということは、DTSに何か不足している部分があるということだが、何が不足しているのか分からない。何かご存知の方はいらっしゃいますか？ i.MX 8M | i.MX 8M Mini | i.MX 8M Nano Linux Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode こんにちは、 @jmosiさん 使用しているdtbファイルを逆コンパイルして、ECSPIピンをGPIOモードに設定する他のコードがないか確認してください。 よろしくお願いします、 志明 Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode 分解ファイルが添付されています。初期調査では再利用は見られません。ECSPI1 のピンマルチプレクサ レジスタ オフセット (0x1f4、0x1f8、0x1fc、0x200) は、私が設定した (ecspi1grp) 以外の出力の fsl,pin プロパティには表示されません。しかし、私はこれらのことに関しては専門家ではありません。皆様のご意見を心よりお待ちしております。ありがとう！ Re: IMX8MM ECSPI pins not configuring for SPI; stuck in GPIO mode こんにちは、 @jmosiさん 逆コンパイルしたDTSファイルを確認しましたが、異常はなく、設定上の問題も見当たりません。このDTBが実行時に使用されているかどうか、またDTBオーバーレイ構成が有効になっているかどうかを確認してください。 よろしくお願いします、 志明

S32K344 QuadSPI to external NVM Memory I am using the QuadSPI module to communicate to an external FRAM NVM device, CY15B102QSN. I am using the device and module in single SPI mode to keep it simple for now. I created a routines to read and write to memory and LUT Sequences to support the read and writes. My trouble is in what the flow should be in these functions and the LUT Sequences. The s32k344 ref. Manual is not very clear on this. Which registers do I need to write to on the s32k344 to initiate a read and write access to the NVM?  If there is a good NXP driver example available that would be helpful. Read and write example functions below. // read sequence ============================================= I am using the BFGENCR register to specify the LUT sequence on a Read command then using a C statement to read the memory address into a variable. // example sudo code /* AHB read quad operation*/         for(unit32 i=0; i < buf_size; ++i)         {             /*  write the BFGENCR[SEQID] with the value of LUT Seq id for AHB reading. */             quad_base_addr->BFGENCR = (quad_base_addr->BFGENCR &  ~QuadSPI_BFGENCR_SEQID_MASK) |  QuadSPI_BFGENCR_SEQID(qspi_lut_seq_read_memory);             /* get the next data element */ buffer[i] = *(volatile U8_T *)(mem_addr[i]);         } // write sequence =========================================== It is not clear to me if I sue the BFGENCR register to specify the LUT sequence on a write command  or due I use SFAR and IPCR as I do on register writes. // Example sudo code using  SFAR and IPCR        for(unint32 i=0; i < buf_size; ++i)         {                         /* write WREN command to enable writing to FRAM */             cy15_write_opcode_wren(quad_base_addr, qspi_lut_seq_wren_opcode);             if(G_FALSE == qspi_is_tx_full(quad_base_addr)){                     /**  load Serial Flash Address Register (SFAR) with address of memory*/                 quad_base_addr->SFAR = mem_addr;                          /* write data to the TX FIFO before triggering the sequence. */                 quad_base_addr->TBDR = buffer[i];                         /** set IPCR with sequence id = (1)for write, IDATASZ = 8 bytes                  * This starts the sequence.  */                                quad_base_addr->IPCR  = QuadSPI_IPCR_SEQID(1) | QuadSPI_IPCR_IDATSZ(8);                         /* wait for operation to complete before returning. */                 if( G_FALSE == qspi_wait_for_idle(quad_base_addr)){                     ret_val = QSPI_TIMEOUT_BUSY;                 }            }     } // OR use the more similar to the read operation =======================  /* AHB write quad operation*/        for(i=0; i < buf_size; ++i)         {                         /*  write the BFGENCR[SEQID] with the value of LUT Seq id for AHB writing. */             quad_base_addr->BFGENCR = (quad_base_addr->BFGENCR & ~QuadSPI_BFGENCR_SEQID_MASK) |  QuadSPI_BFGENCR_SEQID(qspi_lut_seq_write_memory);             /* get the next data element */ *(volatile U8_T *)(mem_addr[i]) = buffer[i];     } Re: S32K344 QuadSPI to external NVM Memory Your AHB read flow is correct in principle, but configure BFGENCR[SEQID] once before the read loop, not for every byte. Read from the QSPI AHB window, for example the QSPI base address plus the FRAM offset. If mem_addr is a base address, use the base address plus the current offset rather than mem_addr[i]. AHB write access is not supported on the S32K344. Therefore, do not use BFGENCR followed by a pointer write. Write the FRAM through an IP command: Send WREN as required by the CY15B102QSN data sheet. Write the external FRAM offset, not the memory-mapped CPU address, to SFAR. Load the complete write data into the TX FIFO through TBDR. Write IPCR with the write LUT sequence ID and IDATASZ. Wait until the QuadSPI module is idle and the IP transaction is complete. In the shown example, IDATASZ is 8 but only one buffer element is loaded into TBDR. Either load all 8 bytes and execute one 8-byte transaction, or use IDATASZ equal to 1 for a one-byte transaction. The first option is preferable. SFAR must also be advanced for each block. WREN should be handled per complete write transaction as required by the FRAM data sheet, not repeated unintentionally while loading individual bytes. For an IP read, write the FRAM offset to SFAR, start the read sequence through IPCR, and read the result from the RX buffer. For normal reads, the AHB method is simpler and more efficient. The LUT must match the CY15B102QSN protocol: single-pad command, address, and data phases, with the correct address width. Do not add NOR-Flash erase or WIP handling unless applicable to this FRAM. The Qspi_Ip_Example_S32K344 and QSPI Flash Memory Read/Write demo for FRDM-A-S32K344 can be used as starting points, but their NOR-Flash LUT commands and status handling must be adapted for the FRAM. Re: S32K344 QuadSPI to external NVM Memory Thank you for that response. Related but new question, generally on IP write and read. When I send the RDID opcode to the FRAM (read back 8-byte device ID) the response I get is byte reversed from what is expected. Experimenting with the S32K344 QuadSPI MCR register settings. it seems the reserved bits affect the byte order. This is not documented in the Ref. Manual. in particular the MCR[bits 3,2] affect the RX byte order. Are there other reserved Bits that affect TX Byte Order? Can you shed any light on what the other reserved bits do? Re: S32K344 QuadSPI to external NVM Memory The functionality of the reserved bits in the QuadSPI MCR register is not documented, so I cannot confirm what MCR[3:2] internally control or whether other reserved bits could affect the TX byte order. Reserved bits should not be used to configure the module and should be kept at their documented/reset values. Any behavior observed when changing these bits should therefore not be relied upon as a supported QuadSPI configuration.

SPI Communication on "s32k31XEVB-Q100 Evaluation Board" Hello, I have a s32k31XEVB-Q100 Evaluation Board and try to implement a SPI communication between the S32 and the FS23. My Pin-Configuration: PTB0 -> lpspi0_pcs0 PTC8 -> lpxpi0_sck PTC9 ->lpxpi0_sin PTB1 -> lpxpi0_sout In Peripherals I added Lpspi /* SPI */ /* Time to transfer all frame data */ #define BCC_MSG_SIZE 4U #define RX_BUFFER_SIZE 4U #define TIMEOUT ((uint32)1000000UL) #define NUMBER_OF_BYTES (10) uint16 numberOfBytes = BCC_MSG_SIZE; static void handleSPI(void) { static int counterSPI = 0; __attribute__(( aligned(32) )) uint8_t rxBuffer[BCC_MSG_SIZE] = {0x00};// = {0,0,0,0,0,0,0,0,0,0,0,0}; /* Buffer for receiving. */ __attribute__(( aligned(32) )) uint8_t txBuffer[BCC_MSG_SIZE] = {0x00}; /* Transmission buffer. */ /* M_DEV_PROG_ID * */ txBuffer[0] = 0x01 << 1; // General status flags ( Register address / Read/Write) txBuffer[1] = 0x00; // Read Data txBuffer[2] = 0x00; // Read Data txBuffer[3] = 0x00; // CRC if (counterSPI++ >= 5000000) { counterSPI = 0; lpspi_status = Lpspi_Ip_SyncTransmit(&MASTER_EXTERNAL_DEVICE, &txBuffer[0], &rxBuffer[0], numberOfBytes, 100000); } } int main(void) { /* Write your code here */ Clock_Ip_StatusType clockStatus; clockStatus = Clock_Ip_Init(&Clock_Ip_aClockConfig[0]); if (CLOCK_IP_SUCCESS != clockStatus) { exit_code = -1; } /* Initial Pins */ Siul2_Port_Ip_Init(NUM_OF_CONFIGURED_PINS_PortContainer_0_BOARD_InitPeripherals, g_pin_mux_InitConfigArr_PortContainer_0_BOARD_InitPeripherals); /* Initial ISR */ IntCtrl_Ip_Init(&IntCtrlConfig_0); IntCtrl_Ip_EnableIrq(FlexCAN0_0_IRQn); /* already enabled in IntCtrl_Ip - Interrupt Controller */ //IntCtrl_Ip_EnableIrq(FlexCAN0_1_IRQn); //IntCtrl_Ip_EnableIrq(FlexCAN0_2_IRQn); //IntCtrl_Ip_EnableIrq(FlexCAN0_2_IRQn); FlexCAN_Ip_Init(INST_FLEXCAN_0, &FlexCAN_State0, &FlexCAN_Config0); FlexCAN_Ip_SetRxIndividualMask(INST_FLEXCAN_0,RX_MB_IDX,0xFFFFFFFF); FlexCAN_Ip_ConfigRxMb(INST_FLEXCAN_0, RX_MB_IDX, &rx_info, Rx_MSG_ID); FlexCAN_Ip_SetStartMode(INST_FLEXCAN_0); //FlexCAN_Ip_Receive(INST_FLEXCAN_0,RX_MB_IDX,&rxData,false); lpspi_status = Lpspi_Ip_Init(&Lpspi_Ip_PhyUnitConfig_SpiPhyUnit_0_Instance_0); /* update Transfer Mode */ //Lpspi_Ip_UpdateTransferMode(MASTER_EXTERNAL_DEVICE.Instance, LPSPI_IP_INTERRUPT); for(;;) { handleSPI(); handleCAN(); handleLED(); if(exit_code != 0) { break; } } return exit_code; } Now I connected my Logic-Analyzer to J39 on the Board. The result of this code is: Now I have some questions: 1) Do I send the values in the right order? 2) Do I have to send the CRC when I just want to read some Data? 3) Which register of the FS23 on this board returns fixed data? Or data which I could know to verify the answer? 4) in the CLK I see sometimes that the clk is longer than normal. Do you have some hints to get the SPI-Communication working for me? Re: SPI Communication on "s32k31XEVB-Q100 Evaluation Board" Hi John Please see comment below: Here I only support FS23 not the S32K so I will reply to you from the view point of FS23. Now I have some questions: 1) Do I send the values in the right order? [gw]Please see answer2 for more detail format about read and write operations. Please also read AN12149 page16--5 MCU communication for getting more info about READ/WRITE/CRC 2) Do I have to send the CRC when I just want to read some Data? [gw]Yes,The SPI communication frame format is as follows: CRC is present by default and cannot be disabled. During read and write operations, the MSB is transmitted first and the LSB last. When SPI is idle, i.e., when the CSB pin is high, MISO is in a high-impedance state. In the AN14129 Page11 page16 introduce the INIT CRC and normal CRC calculation methods. They are different. 3) Which register of the FS23 on this board returns fixed data? Or data which I could know to verify the answer? [gw] M_DEV_PROG_ID  address is  0x01 4) in the CLK I see sometimes that the clk is longer than normal. [gw]You test waveform when CS change to low the CLCK is high but in our timing diagram it's low.

PF09:KITPF09FRDMPGMとKL25Zなしで、別のI²C MCUボード(例:STM3 こんにちは、NXPチームの皆様、 PF09の場合、KITPF09FRDMPGMとKL25Zを使わず、STM32ボードのようなI²Cインターフェースを持つ別のMCUボードを使ってOTPエミュレーションやプログラミングを行うことは可能でしょうか? これに関する規定や文書的なサポートはありますか?可能であれば、それについて説明している文書を教えてください。 ありがとう、 マヘシュ i.MX用PMIC Re: PF09: Can OTP be programmed without KITPF09FRDMPGM and KL25Z, using another I²C MCU board (e.g. こんにちは、マヘシュタンカラ そのようなOTPプログラムはサポートしていませんが申し訳ありません。

RFIDDiscover hello i need to use RFIDdiscover Lite with pegoda CLRD730, can you provide me with link to download it. also i found that the full version of the RFIDdiscover needs a NDA agreement, so can any one tell me whats the steps i need to do (the process of the NDA) so i can complete the NDA and have access to the tool. thanks RF

Free RTOS package issue. Dear Team, I am facing one problem please help me to fix this. while configuration time i am tyring to select the free RTOS packege picking,  refere the below image which you can get the issue. looking forward your response. thankyou & regards, sunil ladwa. Re: Free RTOS package issue. Hello @sunil0509, SW32K3_FreeRTOS_11.1.0_0.8.0_CD1_D2603 package requires RTD 7.0.1, as stated in the release notes, can you confirm it is indeed installed?  SW32K3 FreeRTOS 11.1.0 version 0.8.0 CD1 Release NotesSW32K3 FreeRTOS 11.1.0 version 0.8.0 CD1 Release NotesSW32K3 FreeRTOS 11.1.0 version 0.8.0 CD1 Release Notes The "Freertos is not found in the toolchain/IDE project. The project Will not compile!" warning you are sharing is expected when the package is not added to the project yet. This means that after adding the "FreeRTOS" component, and clicking "Update Code", the warning should disappear. Can you confirm you can add, update code and build a project with FreeRTOS package?  Peripherals PerspectivePeripherals PerspectivePeripherals Perspective Correct view for FreeRTOS component added to projectCorrect view for FreeRTOS component added to projectCorrect view for FreeRTOS component added to project Best regards, Julián Re: Free RTOS package issue. Hello Team, i also tell you that i am using GCC 10.2 for S32DS.3.6.12 IDE, i installed "SW32K3_FreeRTOS_11.1.0_0.8.0_CD1_D2603" this but still issue is coming. please help me to fix this. thank you and regards, sunil ladwa. Re: Free RTOS package issue. Hello  , please check these error, please help me to fix these error. thank you and regards, sunil ladwa