die surface of MPXM2053GS We inspected the MPXM2053GS through its port and observed bubbles in the gel coating the die surface. Could this affect device performance? We are somewhat concerned. A picture of the bubbles are attached. 

S32DS3.6.4での構築エラーRTD7.0.0 S32K312_CAN_Bootloader_RTD2d0 のコンパイルを試みます 私のプラットフォーム情報: S32 プラットフォーム用 S32 Design Studio 3.6.4.202509291535 RTD S32K3XX 7.0.0.202511041347 s32k312min-evb。 S32K312_CAN_Bootloader_RTD2d0 (unified_bootloader_demo_V2.1 より) 少なくとも9つのエラーが発生し、コミュニティを確認したところ、 Robin_chen@NXP 2023による解決策は「SW32K3_S32DS_3.4.3_D2112.zipをオフラインでインストールする」ことのようです。 私の質問は s32ds3.6.4とRTD7.0.0を組み合わせて、unified_bootloader_demo_V2.1からプロジェクトS32K312_CAN_Bootloader_RTD2d0をコンパイルできる解決策はありますか? Re: building error when s32ds3.6.4 RTD7.0.0 try to compile S32K312_CAN_Bootloader_RTD2d0 millerhughes_0-1787901530017.pngmillerhughes_0-1787901530017.png ご返信ありがとうございます。私のNXPアカウントから、本日2006年8月28日、 「NXP オートモーティブ > オートモーティブ SW - S32K3 - S32 Design Studio >『前回』タブ」 見せる： 最初のリリース3.5.1_D2209からAと最終リリース3.3.1_D2009、 リリースは3回のみ 3.4.1_D2110(2021年10月7日) 3.4.1_D2108(2021年8月12日) 3.4（2021年12月21日） 2025年に誰かがRobin_shenにこの質問をしたようで、Robin_shenはオフラインダウンロードSW32K3_S32DS_3.4.3_D2112.ZIPで返信した。 しかし、SW32K3_S32DS_3.4.3_D2112は既に2025年から削除されていました。 SW32K3_S32DS_3.4.3_D2112をダウンロードできるソースはどこですか？ Re: building error when s32ds3.6.4 RTD7.0.0 try to compile S32K312_CAN_Bootloader_RTD2d0 こんにちは、 @millerhughes さん、 すでにサポートケース(01001309)に入っているのが見えます。このコミュニティThreadを通じて、または希望すれば内部サポートCASEを通じて連絡を続けることができます。 「NXP Software > Automotive SW - S32K3 - S32 Design Studio >『前回』タブ」で利用可能なソフトウェアの写真を共有してもらえますか? よろしくお願いします、 ジュリアン Re: building error when s32ds3.6.4 RTD7.0.0 try to compile S32K312_CAN_Bootloader_RTD2d0 追加: SW32K3_S32DS_3.4.3_D2112.zip は nxp の Web サイトからダウンロードできないため削除しました。

S32K312，已安装AB swap的HSE FW，使用劳特巴赫调试器同时刷写Active Block与Passive Block的Flash区域时，有时会发生target power fail S32K312，已安装AB swap的HSE FW，使用劳特巴赫调试器的cmm脚本，同时刷写Active Block与Passive Block的Flash区域时，有时会发生target power fail，有时候又能刷成功。 target power fail的发生时机为：在刷写单个Block完成后。 劳特巴赫脚本见附件7z压缩包 报错界面 Peter2026_0-1787724547458.pngPeter2026_0-1787724547458.pngPeter2026_0-1787724547458.png Re: S32K312，已安装AB swap的HSE FW，使用劳特巴赫调试器同时刷写Active Block与Passive Block的Flash区域时，有时会发生target power fai 嗨@Peter2026 根据提供的脚本，主动闪存块和被动闪存块是按顺序编程的，而不是同时编程的。根据现有信息，我们无法断定该问题与 AB_SWAP 功能或 HSE 固件直接相关。 仅对主动模块或被动模块进行编程时，是否也会出现此问题？ 在未安装 HSE 固件的全新设备上是否也会出现此问题？ 是否有外部监控系统？编程操作期间是否禁用看门狗？ 设备重启后，MC_RGM 是否报告了任何 RESET 原因？请检查 MC_RGM 中的 FES 和 DES 寄存器。 为了测试，请尝试在第一次执行“system.up”后添加以下延迟： “请稍等1秒” 这有区别吗？ 此致， Lukas

S32K358：直接刷写应用程序后，上电复位后核心 0 和核心 2 无法执行 我们发现了一个问题…… S32K358 双核应用（Core 0 和 Core 2） 上电复位期间。 当 Core 0 和 Core 2 应用程序代码直接刷入，应用程序成功执行，所有功能均按预期运行。 然而，在执行 上电复位 (POR) 后，控制权转移到核心 0，但未能按预期执行应用程序，核心 2 甚至没有执行。 在 POR 之后，当应用程序直接启动而没有引导加载程序时，该问题始终可以重现。 相反，当 应用程序通过引导加载程序启动，Core 0 和 Core 2 都能继续正确执行，包括在后续的 POR 之后。 因此，这个问题是特定于……的。 POR后直接启动应用程序 当通过引导加载程序进入应用程序时，则不会观察到此现象。 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire 你好 @ Julián_AragónM ， 目前我正在使用 s32k358 定制板，POR 后控制流向 core0，但卡住了。这种情况发生在我们直接刷写应用程序时。 从核心 0 启用核心 2。 直接刷写固件时，CM7_0_VTOR_ADDR 和 CM7_2_VTOR_ADDR 是否都配置正确？- 是的，因为第一次刷入应用程序时两个核心都能正常工作，但问题只在 POR 之后出现。 我对比了你的参考项目，唯一不同之处在于 system.c 文件。文件 /* 大小：从链接器符号导入信息，类型：普通，内部缓存策略：内部写回，读写分配，外部缓存策略：外部写回，读写分配，可共享：否，特权访问：读写，非特权访问：读写 */ #if (defined(S32K396) || defined(S32K394)) && defined(MULTIPLE_IMAGE) rasr[6]=((uint32)0x030B0001UL)|(((uint32)__RAM_CACHEABLE_SIZE - 1) << 1); ＃别的 /* 禁用子区域 7 和 8 */ rasr[6]=((uint32)0x030B0001UL)|(((uint32)__RAM_CACHEABLE_SIZE - 1) << 1)|(1<<15)|(1<<14); #endif Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire 你好@Indhumathi ， 这是S32K358 NXP EVB芯片，还是定制设计？ 您能否提供更多关于此问题的信息？“未能按预期执行应用程序”是什么意思？MCU是在RESET，还是卡在软件的某个地方了？ 直接刷写固件时，CM7_0_VTOR_ADDR 和 CM7_2_VTOR_ADDR 是否都配置正确？ 您是通过启动 IVT 标记 (CM7_2_ENABLE = 1) 启用 CM7_2，还是通过软件 (MCU/电源驱动程序) 启用 CM7_2？ 有一个简单的多核项目，它从核心 0 开始启动核心 2，或许你可以把它作为参考，检查/比较一下配置？S32K358 多核从 CM7_0 启动 CM7_2 。 此致， 朱利安 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire 你好@Julián_AragónM ， 即使在 POR 之后，核心 0 仍然可以工作，但它不会跳转到核心 2。 请您协助我们解决这个问题。 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire 你好@Indhumathi ， 你分享的 system.c 部分与 S32K358 无关，但与 S32K396 有关，我假设你原本想分享的是 S32K358 的 MPU 配置。 即使在 POR 之后，核心 0 仍然可以工作，但它不会跳转到核心 2。 你能检查一下项目的预处理器符号吗？多核项目需要定义MULTIPLE_CORE宏。如果不是单个 ELF 项目，则还需要MULTIPLE_IMAGE宏；如果是单个 ELF 项目则不需要。 如果未设置MULTIPLE_IMAGE ，则附加调试器时项目运行正常，但未附加调试器时项目会进入 Hardfault 状态。这是因为启动代码不会对 Core 2 的 RAM 执行 ECC 初始化： Julin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.png 我假设您使用的是 MCU/Power 驱动程序来启用 Core 2。您使用的是 HLD(MCAL) 还是 LLD(IP)？ 如果尝试将调试器连接到 Core 2，您能否看到 Core 是否卡在初始化阶段，还是调试器根本无法连接？ 最后，您能否提供一个简单的测试项目或配置文件以及相应的测试流程，以便重现该问题？ 此致， 朱利安 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire 你好@Julián_AragónM ， 最后，您能否提供一个简单的测试项目或配置文件以及相应的程序，以便重现该问题？---请查看附件中的双核测试项目以供参考。 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire 最初，Core 0 和 Core 2 都运行正常。然而，在 POR 之后，这种行为变得不稳定。在某些情况下，核心 2 会卡住；而在另一些情况下，核心 0 会卡住。有时两个核心都在工作。 这个问题似乎与两个核心之间的共享内存访问有关。 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire 你好@Indhumathi ， 感谢您提供的示例项目。请给我一些时间进行测试，并尽快与大家分享我的测试结果。 此致， 朱利安

无法调试 根据日志输出，请问如何解决这个问题？ 回复： Can not debug 没人能够答复吗？ Re: Can not debug 你好@liyongfeng ， 无法加载 .ARP 文件可能意味着多种情况。作为一般性检查，您能否确认该电路板之前是否可以进行编程？检查一下电缆是否连接正确。 另外，请检查“调试配置”>“高级选项”中是否选择了正确的 .ARP 文件（如果设备中未安装 HSE，请选择 hse_disabled）。 Julin_AragnM_0-1787864422369.pngJulin_AragnM_0-1787864422369.png 我还建议尝试通过 S32DS 扩展和更新来更新 PEmicro 插件： Julin_AragnM_1-1787864479071.pngJulin_AragnM_1-1787864479071.png 您使用的是外部调试器，还是通过 OpenSDA 接口进行的调试？尝试使用外部调试器，例如 PEmicro、SEGGER、Lauterbach 等。 这是恩智浦的评估板，还是你们的定制设计？ 此致， 朱利安

在整个组织内推广智能卡身份验证 其他人是如何看待这个问题的？我希望它简单易用，用户只需插入智能卡，然后输入密码即可进入计算机，最大限度地减少部署难度。如果它对广告和 Office 365 都有效，那就更好了。我一开始考虑使用 YubiKey 5 FIPS 系列产品进行 IT 部署，但也需要将其推广到整个组织。智能卡读卡器的工作原理是什么？我需要为所有没有智能卡读卡器的电脑都购买读卡器吗？你会选择像 Yubikey 这样的 USB/NFC 设备，还是会选择实体卡，因为实体卡更方便最终用户使用？如何将用户注册到智能卡并将其与他们的 AD 帐户关联？ 支付 Re: Rolling out smart card authentication across an org 你好@das998 选择 YubiKey 5 FIPS——它可以直接插入 USB 接口，无需单独的读卡器，并且开箱即用，支持 PIV（智能卡登录）、AD 和 O365 SSO。用户体验正是您所期望的：插入钥匙 → 输入密码 → 完成。 注册流程：部署 AD CS 作为内部 CA，颁发带有用户 UPN 的智能卡登录证书，通过 YubiKey Manager 将其写入 YubiKey，AD 会自动匹配帐户。 如果您确实需要物理读卡器（例如用于传统的 ISO 7816 卡），NXP 基于 TDA8035 的读卡器在 Windows 上即插即用——无需安装驱动程序。 首先由 IT 部门验证流程，然后使用 YubiEnterprise 进行批量管理，在整个组织内推广。

ABスワップがインストールされ、HSEファームウェアが搭載されたS32K312マイクロコントローラにおいて、Lauterbachデバッガを使用してアクティブブロックとパッシブブロックのフラッシュ領域を同時にフラッシュすると、ターゲットの電源障害が発生する場合があります。 ABスワップHSEファームウェアがインストールされたS32K312において、LauterbachデバッガのCMMスクリプトを使用してアクティブブロックとパッシブブロックのフラッシュ領域を同時にフラッシュすると、ターゲット電源障害が発生する場合と、フラッシュが成功する場合がある。 ターゲット電源障害は、1ブロックの書き込みが完了した後に発生する。 ラウターバッハ氏のスクリプトは、添付の7z圧縮ファイルに含まれています。 エラーメッセージ Peter2026_0-1787724547458.pngPeter2026_0-1787724547458.pngPeter2026_0-1787724547458.png Re: S32K312，已安装AB swap的HSE FW，使用劳特巴赫调试器同时刷写Active Block与Passive Block的Flash区域时，有时会发生target power fai こんにちは、 @Peter2026 提供されたスクリプトでは、アクティブおよびパッシブのフラッシュブロックは、同時ではなく順次プログラムされます。入手可能な情報に基づき、問題がAB_SWAP機能やHSEファームウェアに直接関係しているとは結論づけられません。 アクティブブロックのみ、またはパッシブブロックのみをプログラミングした場合にも、同様の問題が発生しますか？ HSEファームウェアがインストールされていない新品のデバイスでも、同様の問題が発生しますか？ 外部の監視機関はありますか？プログラミング操作中はウォッチドッグは無効になっていますか？ デバイスが再起動した後、MC_RGMによってリセット理由が報告されますか？MC_RGM内のFESレジスタとDESレジスタを確認してください。 テスト目的で、最初の「system.up」の後にこの遅延を追加してみてください。 「1秒お待ちください」 違いはありますか？ よろしくお願いいたします。 ルーカス

Unexpected Dependency of PFE HIF DMA-to-DDR Communication on QuadSPI MCR Configuration on S32G274A hello expert We are investigating an unexpected dependency between QuadSPI and the PFE HIF data path on an S32G274A running QNX 7.1. If QuadSPI is not initialized, PFE0 and PFE2 complete PHY, EMAC, firmware, and HIF initialization successfully. The EMAC can receive valid frames, but the HIF DMA does not consume TX or RX descriptors, so packets are not transferred between PFE and DDR, and ARP/ping fails. After reducing the QuadSPI initialization sequence step by step, we found that a single write is sufficient to restore PFE communication: writing 0x020F000C to the QuadSPI Module Configuration Register, QuadSPI_MCR at offset 0x0000 from QuadSPI base address 0x40134000—that is, physical address 0x40134000. If this write is removed, PFE communication consistently fails. Flash identification, JEDEC transactions, the QNX F3S framework, /dev/fs0, and startup delay have all been excluded as necessary conditions. Our current interpretation is that the relevant effect may be clearing QuadSPI_MCR[MDIS] to 0, which enables the QuadSPI clocks. Could you please confirm whether clearing QuadSPI_MCR[MDIS] can activate any clock request, bridge, or interconnect state shared with the PFE HIF DMA-to-DDR/XBAR/NoC path on S32G274A? Is there any undocumented or indirect dependency between PFE HIF DDR access and the QuadSPI clock or interconnect state, or could this indicate a missing shared-clock/NoC initialization step during platform startup? Which MC_CGM, RDC, MC_ME, NoC, or PFE platform register should be configured to establish the required state independently, instead of having the PFE driver access the QuadSPI MCR? We are currently performing complementary tests to confirm whether clearing MDIS alone is both necessary and sufficient; at this stage, the confirmed trigger is the complete MCR write value 0x020F000C. Re: Unexpected Dependency of PFE HIF DMA-to-DDR Communication on QuadSPI MCR Configuration on S32G27 Hi,waitewang Thank you for contacting us. 1. Are you using a customer board? 2.What is your PFE version? BR Joey

デバッグできません ログ出力から、この問題の解決方法を教えてもらえますか? 回复： Can not debug 誰も答えられないのか？ Re: Can not debug こんにちは@liyongfengさん .ファイルの読み込みに失敗しています。ARPファイルは様々な意味を持つ可能性があります。一般的な確認として、このボードは以前にプログラム可能だったか確認できますか?ケーブルが正しく接続されているかも確認してください。 また、「デバッグ構成」>「詳細オプション」で正しい.ARPファイルが選択されているかどうかも確認してください（デバイスにHSEがインストールされていない場合は、hse_disabledを選択してください）。 Julin_AragnM_0-1787864422369.pngJulin_AragnM_0-1787864422369.png S32DS拡張機能とアップデートを通じてPEmicroプラグインをアップデートしてみることもお勧めします。 Julin_AragnM_1-1787864479071.pngJulin_AragnM_1-1787864479071.png 外部デバッガを使っていますか?それともOpenSDAインターフェース経由でですか?PEmicro、SEGGER、Lauterbachなどの外部デバッガーを使用してみてください。 これはNXPの評価ボードですか?それともあなたのカスタムデザインですか? よろしくお願いします、 ジュリアン

組織全体でスマートカード認証を展開すること 他の人たちはこの問題にどのように取り組んできたのでしょうか？ユーザーがスマートカードを挿入し、PINを入力するだけで簡単に使いたいので、展開の手間を最小限に抑えたいです。広告とOffice 365の両方で機能するなら、さらに素晴らしい。IT部門向けにはまずYubiKey 5 FIPSシリーズを検討していましたが、組織全体にも展開していく必要があります。スマートカードリーダーはどのように動作するのですか？スマートカードリーダーが搭載されていないコンピューターには、すべてリーダーを購入する必要があるのでしょうか？YubikeyのようなUSBやNFCのものを選ぶべきか、それとも実際のカードの方がエンドユーザーの使いやすさのために良いでしょうか?ユーザーをスマートカードに登録し、それをADアカウントに紐づけるにはどうすればいいですか? 決済サービス Re: Rolling out smart card authentication across an org こんにちは、@das998さん YubiKey 5 FIPSを選んでください。USBに直接接続でき、別途リーダーは不要で、PIV(スマートカードログイン)、AD、O365 SSOも標準でサポートしています。ユーザー体験はまさにあなたが求めているものです。キーを挿入→PINを入力するだけで完了→。 登録時:AD CSを内部CAとして展開し、ユーザーのUPNでスマートカードログオン証明書を発行し、YubiKey Manager経由でYubiKeyに書き込みます。ADが自動的にアカウントとマッチします。 物理的なカードリーダー(例:従来のISO 7816カード用)が必要な場合、NXPのTDA8035ベースのリーダーはWindows上でプラグアンドプレイで、ドライバのインストールは不要です。 まずはIT部門でフローの検証を行い、その後組織全体でYubiEnterpriseを使って一括マネジメントを展開します。

PCA2131 RTC: Intermittent periodic interrupts (Missed or running 4x faster) Hi everyone, I am currently integrating the PCA2131 Automotive RTC into a Battery Management System (BMS) and experiencing an inconsistent issue with the periodic interrupt generation. Issue Description: We are trying to generate an interrupt at a defined interval (e.g., every X minutes). The core problem is that the behavior is highly erratic: Sometimes, the interrupt triggers exactly as expected. Sometimes, the counter appears to run approximately 4x faster than it should. Sometimes, the interrupt is missed entirely. Because this issue occurs randomly, we are struggling to isolate the root cause. Testing & Observations: Hardware: We have tested 3–4 different RTC samples, and this abnormal behavior has been observed across multiple units. Clock Configurations: We evaluated the default 32.768 kHz clock, as well as the 16 kHz and 8 kHz configurations. Interrupt Intervals: Tested with 1-minute, 2-minute, and 5-minute intervals. Result: The timing instability persists across these variations. Request: For reference, I have attached our schematic and the captured waveforms. Could you please review the attachments and help us understand what could be causing this? We would appreciate any insight into specific register configurations, known errata, or noise/hardware conditions that could lead to this intermittent timing instability. Thanks in advance for your support. rtc Re: PCA2131 RTC: Intermittent periodic interrupts (Missed or running 4x faster) Hello! Could you please check the following points? The MSF flag (bit 7 of Control_2, address 01h) must be explicitly cleared after every interrupt.  Always write 0 to MSF (bit 7 of Control_2) in your ISR. Use the AND-write method described in Section 7.11.5 of the datasheet (write 0 to clear, 1 to leave unchanged) If both MI (bit 1) and SI (bit 0) of Control_1 are set, the result is an interrupt once per second not once per minute. Set only MI = 1, SI = 0 in Control_1 for a periodic minute interrupt. Read back the register to confirm. Please let me know the result. Re: PCA2131 RTC: Intermittent periodic interrupts (Missed or running 4x faster) Hello, The writes that disable the alarm comparators by setting AEN_x = 1 are commented out, please uncomment all five lines. These writes must execute before re-arming the next alarm. In the alarm trigger screenshot, the raw register value ctrl2.w = 18 (0x12 = 0001 0010 binary) correctly shows: Bit 4 = 1 → AF (Alarm Flag) is SET Bit 1 = 1 → AIE (Alarm Interrupt Enable) is SET However, the struct field ctrl2.b.af is displayed as 0 in the debugger. This means your C bitfield struct definition for Control_2 does not correctly map the af field to bit 4. If any part of the firmware branches on ctrl2.b.af instead of the hardware interrupt line or RTC_ALarm_Flag software variable, it will fail to detect the alarm and miss interrupts entirely  explaining the missed interrupt symptom. Please verify and correct the bitfield definition of your Control_2 register struct. The af field must be declared at bit position 4. Re: PCA2131 RTC: Intermittent periodic interrupts (Missed or running 4x faster) I Checked as you suggested me. For that I take screenshot of CTRL_REG_1 and CTRL_REG_2 when alarm trigger and after alarm clear. Re: PCA2131 RTC: Intermittent periodic interrupts (Missed or running 4x faster) Hello ErikaC, Thanks for the review. I have uncommented the five lines for AEN_x as requested. I verified the bitfield definition, and it is correct. In the 'alarm trigger' image, the ctrl2.b.af bit successfully sets to 1. In the 'alarm clear' image, it resets to 0. The bitfield is behaving exactly as expected. Re: PCA2131 RTC: Intermittent periodic interrupts (Missed or running 4x faster) Waiting for your reply or can we take this discussion over the mail. My email id: - [email protected]

S32K358:アプリケーションを直接フラッシュした際、電源オンリセット後にCore 0およびCore 2が実行されません  S32K358デュアルコアアプリケーション(Core 0およびCore 2)に問題が発生しています 電源オン時のリセット時に。  Core 0およびCore 2のアプリケーションコードを直接フラッシュすると、アプリケーションは正常に実行され、すべての機能が期待通りに動作します。 しかし、 電源オンリセット(POR) を実行した後、制御は コア0に到達しますが、アプリケーションは期待通りに実行できず、コア2は実行されていません。 この問題は、ブートローダーなしでアプリケーションを直接起動した場合、POR後に一貫して再現可能です。 対照的に、 アプリケーションがブートローダー経由で起動 されると、Core 0とCore 2の両方が正しく実行され続け、その後のPOR後も同様に動作します。 したがって、この問題は POR後の直接アプリケーション起動 特定のものであり、ブートローダーを通じてアプリケーションを入力する際には観察されません。 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire こんにちは、@ Julián_AragónM さん、 現在、s32k358カスタムボードを使用していますが、POR後に制御がcore0に渡るものの、そこで停止してしまいます。これはアプリケーションを直接フラッシュしたときに起こります。 コア0からコア2を有効化します。 直接フラッシュ書き込みを行う際、CM7_0_VTOR_ADDRとCM7_2_VTOR_ADDRの両方が正しく設定されていますか？- はい、初めてアプリケーションをフラッシュしたときは両方のコアは動作しますが、問題はPORの後だけです。 あなたのリファレンスプロジェクトと比較したところ、System.cで唯一の違いが見られますファイル /* サイズ:リンカーシンボルからの情報インポート、タイプ:ノーマル、インナーキャッシュポリシー:インナーライトバック、書き込み・読み込み割り当て、アウトドアキャッシュポリシー:アウトライトバック、書き込み・読み込み割り当て、共有可能:いいえ、特権アクセス:RW、非特権アクセス:RW */  #if (defined(S32K396) || defined(S32K394)) & defined(MULTIPLE_IMAGE) rasr[6]=((uint32)0x030B0001UL)|(((uint32)__RAM_CACHEABLE_SIZE - 1) << 1); #else /* サブリージョン7と8*を無効にしてください rasr[6]=((uint32)0x030B0001UL)|(((uint32)__RAM_CACHEABLE_SIZE - 1) << 1)|(1<<15)|(1<<14); #endif Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire こんにちは、 @Indhumathi さん。 これはNXPのEVB S32K358ですか?それともカスタムデザインですか? この問題についてもう少し情報を教えていただけますか?「期待通りにアプリケーションを実行しない」とはどういう意味ですか?MCUがリセットされているのか、それともSWのどこかで閉じ込められているのでしょうか? 直接フラッシュ書き込みを行う際、CM7_0_VTOR_ADDRとCM7_2_VTOR_ADDRの両方が正しく設定されていますか？ 起動時のIVTマーカー(CM7_2_ENABLE=1)でCM7_2を有効にしていますか?それともSW(MCU/電源ドライバー)で有効化していますか? コア0からコア2を始めるシンプルなマルチコアプロジェクトがあります。リファレンスとして使って設定を点検・比較できるかもしれません。S32K358マルチコアはCM7_0からCM7_2を開始します。 よろしくお願いします、 ジュリアン Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire こんにちは、 @Julián_AragónM さん、 POR後もコア0は動作していますが、コア2に切り替わりません。 問題解決のためにサポートしていただけませんか? Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire こんにちは、 @Indhumathi さん。 あなたが共有してくれたsystem.cのセクションはS32K358には関係ありませんが、S32K396には関係があります。おそらく、S32K358のMPU構成を共有したかったのだと思います。 POR後もコア0は動作していますが、コア2に切り替わりません。 プロジェクトのプリプロセッサ記号を調べてもらえますか?マルチコアプロジェクトでは、 MULTIPLE_COREマクロを定義する必要があります。単一のELFプロジェクトでない場合は、 MULTIPLE_IMAGEマクロも必要です。単一のELFプロジェクトの場合は不要です。 MULTIPLE_IMAGEが設定されていない場合、デバッガーが接続されている状態ではプロジェクトは正常に動作しますが、デバッガーが接続されていない状態ではハードフォルトが発生します。これは、起動コードがCore 2のRAM上でECC初期化を実行しないためです。 Julin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.png Core 2を有効にするためにMCU/Powerドライバーを使っていると推測します。HLD(MCAL)を使っていますか、それともLLD(IP)を使っていますか? Core 2にデバッガーを接続しようとした場合、Coreが初期化段階で停止しているのか、それともデバッガーが接続できないのかを確認できますか？ 最後に、問題が再現できるような簡単なテストプロジェクト、または設定ファイルとルーチンを提供していただけますか？ よろしくお願いします、 ジュリアン Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire こんにちは、 @Julián_AragónM さん、 最後に、問題が再現できる簡単なテストプロジェクト、または設定ファイルとルーチンを提供していただけますか？ ---参考までに、デュアルコアテストプロジェクトを添付しました。 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire 当初、コア0とコア2はどちらも正常に機能していました。しかし、POR（術後回復）後は、その挙動は一貫性を欠くようになる。場合によってはコア2がフリーズし、また別の場合にはコア0がフリーズする。両方のコアが同時に動作している場合もある。 この問題は2つのコア間の共有メモリアクセスに関連しているようです。 Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire こんにちは、 @Indhumathi さん。 サンプルプロジェクトをありがとうございます。少し時間をいただいてテストを行い、結果をご報告させていただきます。 よろしくお願いします、 ジュリアン

MPXM2053GS芯片表面 我们通过其端口检查了 MPXM2053GS，发现芯片表面的凝胶涂层中有气泡。这会影响设备性能吗？我们有些担忧。附图为气泡照片。

S32K312 - セキュアデバッグパスワード読み取り時のバス障害 こんにちは、 S32K312では、埋め込みソフトウェアのルーチンを使ってSecure Debug機能を有効化しようとしています 私のコードは以下の処理を行っています。 - セキュアデバッグパスワードの読み取り ( CUST_DB_PSWD_A @ UTEST 0x1B00 0080) - パスワードが設定されていない場合（すべてのバイトが 0xFF の場合）、プログラムします 私が観察したところ、デバイスがライフサイクルCUST_DELの状態にある場合、このコードは正しく動作しています。 しかし、ライフサイクルがOEM_PRODまたはIN_FIELDに進められると、CUST_DB_PSWD_Aバスフォールト例外をトリガーします。 リファレンス・マニュアルではこれが期待される挙動だと特定できませんでした。 これは普通のことなのでしょうか? もしそうなら、組み込みコードが例外をトリガーリングせずにカスタムの安全なデバッグパスワードがプログラムされているかどうかをどうやって確認できるのでしょうか? よろしくお願い申し上げます。 Re: S32K312 - Bus fault when Reading Secure Debug Password こんにちは、 @Bijam ライフサイクル（LC）が既に進んでいるため、パスワードがプログラムされているかどうかを確認する必要はありません。 HSEファームウェアの使用有無にかかわらず、安全なデバッグアクセスはデバッグパスワードの設定が完了し、デバイスLCが先行化された後にのみ有効化されます。パスワードがすでにプログラムされていない限り、LCは進めることができません。 パスワードが存在することをまだ確認する必要がある場合は、まず現在のLCの状態を確認するのが最善の方法です。MCUがCUST_DEL中だけCUST_DB_PSWD_Aを読み込んだりプログラムしたりしようとしましょう。MCUがすでにOEM_PRODかIN_FIELDにある場合は、パスワード認証を完全にスキップしてください。パスワードは既に設定済みである必要があります。 BR、VaneB

SW接続を使用する場合、FS32K144UAT0VLLTのRSTピンはロック解除後も三角波を示します。RSTピンを接続しないと、ホストコンピュータはマイクロコントローラに接続できません。 J-LINKはSWDIOとSWCLKを使用し、GNDはマイクロコントローラFS32K144UAT0VLLTに接続されます。 プログラムダウンロード回路は、VCCとマイクロコントローラの両方に5Vを使用します。 RSTピンには三角波が出力されます：f=1.8KHZ、2.6Vp-pの三角波： 3. J-Linkで「unlock」と入力すると、Kinetisにエラーが表示され、接続できません。 IV. RSTリセットピンを介したマイクロコントローラの97ピンPTA5（*JTAG_TRST/*RESET）へのJ-Link接続は成功し、復号も成功しました。これは復号が成功したことを意味しますか？ 5. Keil uVision5を使用して回路基板を接続する場合、RSTを使用せずにマイクロコントローラを接続することはできません。RSTを使用してのみマイクロコントローラを接続できます。 9.png9.png9.png9.png9.png9.png そして、リセットピン上の三角波は依然として存在しており、次の図に示されています。 NXPのインストラクターの方々への質問です。 この回路基板（FS32K144UAT0VLLTマイクロコントローラを使用）は、以前はSWDIO、SWCLK、GNDのみを接続した状態で正常に動作し、プログラムのダウンロードも問題なく行えていました。ところが今回は、RSTを接続しないとプログラムのダウンロードができないのはなぜでしょうか？原因は何でしょうか？ご教示いただければ幸いです。 回复： FS32K144UAT0VLLT使用SW连接，解锁后RST管脚仍然有三角波，不连接RST管脚上位机不能和单片机连接。 こんにちは RESET_bが接続されていない場合、J-LinkはS32K1のリセットタイミングを制御できません。ユーザープログラム、ウォッチドッグタイマー、低消費電力モード、またはピン多重化がデバッグポートに影響を与える場合、断続的な接続障害が発生する可能性があります。 フラッシュメモリにコードが存在しないため（例えば、新品のチップではフラッシュメモリは空である）、コアのロックアップによりMCUは継続的かつ周期的にリセットされます。さらに、外部RC回路の影響により、方形波が三角波に変化します。 新しい正常に動作するプログラムをダウンロードすると、RESET_bピンはハイレベルに戻ります。 よろしくお願いします、 ロビン 回复： FS32K144UAT0VLLT使用SW连接，解锁后RST管脚仍然有三角波，不连接RST管脚上位机不能和单片机连接。 先生方へ： 申し訳ありません。昨日投稿した質問のイラストが適切に揃っていなかったため、非常に見づらく分かりにくくなっていました。本日改めて投稿しますので、先生方からできるだけ早く解説をいただければ幸いです。 SW接続を使用する場合、FS32K144UAT0VLLTのRSTピンはロック解除後も三角波を示します。RSTピンを接続しないと、ホストコンピュータはマイクロコントローラに接続できません。 JLINKはSWDIOとSWCLKを使用し、GNDはマイクロコントローラFS32K144UAT0VLLTに接続されています。 プログラムダウンロード回路は、VCCとマイクロコントローラの両方に5Vを使用します。 11.png11.png11.png11.png11.png11.png 2. RSTピンには三角波が表示されます：f=1.8KHZ、2.6Vp-pの三角波： 22.png22.png22.png22.png22.png22.png 3. J-Linkで「unlock」と入力すると、Kinetisにエラーが表示され、接続できません。 33.png33.png33.png33.png33.png33.png 4. RSTリセットピンをJ-Linkに追加し、マイクロコントローラの97ピンPTA5（*JTAG_TRST/*RESET）に接続します。接続成功、復号化成功。 44.png44.png44.png44.png44.png44.png 5. Keil uVision5を使用して回路基板を接続する場合、RSTを使用せずにマイクロコントローラを接続することはできません。RSTを使用してのみマイクロコントローラを接続できます。 そして、リセットピン上の三角波は依然として存在しており、次の図に示されています。 22.png22.png22.png22.png22.png22.png 回复： FS32K144UAT0VLLT使用SW连接，解锁后RST管脚仍然有三角波，不连接RST管脚上位机不能和单片机连接。 先生：上記の文章は誤字です。下記のWord文書をご覧ください。同じ問題が修正されています。ありがとうございます！ 回复： FS32K144UAT0VLLT使用SW连接，解锁后RST管脚仍然有三角波，不连接RST管脚上位机不能和单片机连接。 Robin_Shen: 元気ですか！ マネージャー様、こんにちは。ご返信いただき、大変嬉しく思います。多くのことを学ぶことができました。ありがとうございました！ 実験用基板は全部で4枚あります。そのうち1枚は、プログラムをダウンロードした後、正常に接続できました。SWDIO、SWCLK、GNDのみを使用して接続できます。RSTピンはハイレベルに戻っています。 しかし、他の3つのチップにプログラムをダウンロードした後も、RSTピンには依然として三角波が表示されます。J-linkはSWDIO、SWCLK、GNDピンだけではFS32K144UAT0VLLTマイクロコントローラに接続できず、RSTピンにのみ接続して正しく接続します。この状況をどのように解決すればよいでしょうか？よろしくお願いいたします。 回复： FS32K144UAT0VLLT使用SW连接，解锁后RST管脚仍然有三角波，不连接RST管脚上位机不能和单片机连接。 正しいプログラムのダウンロードが正常に完了すると、RESET_bはハイレベルのままになります。（AN5426 S32K1xxマイクロコントローラ向けハードウェア設計ガイドライン（改訂版））(2021年12月6日).pdf推奨されるデバッグポートにはRESET_bが含まれており、ハードウェアの変更が推奨されます。 回复： FS32K144UAT0VLLT使用SW连接，解锁后RST管脚仍然有三角波，不连接RST管脚上位机不能和单片机连接。 Robin_Shen: マネージャー：こんにちは。いくつか質問がありますので、詳しくお伺いしたいのですが。 1. FS32K144UAT0VLLTでSWDIO、SWCLK、GNDを使用してプログラムをダウンロードする場合、通常動作時にもRSTピンは存在しますか？また、RST接続はSWDモードのダウンロードにも含まれますか？ 2. 一部の回路基板はプログラムのダウンロードに3本のワイヤ（SWDIO、SWCLK、GND）のみを使用しますが、他の回路基板は4本のワイヤ（SWDIO、SWCLK、GND、RST）を必要とします。これらはどちらも通常のダウンロードとみなされますか？また、これらはどちらもSWDモードで通常のダウンロードとみなされますか？ ありがとう！ 回复： FS32K144UAT0VLLT使用SW连接，解锁后RST管脚仍然有三角波，不连接RST管脚上位机不能和单片机连接。 SWD標準通信ではRESET_bへの接続は必須ではありませんが、S32K1の信頼性の高いプログラミング、リセット時の接続、およびリカバリシナリオではRESET_bへの接続が不可欠であるため、デバッグ用の必須シグナルハンドラとして使用することをお勧めします。 しかし、現在使用しているS32K1は新品でプログラムがインストールされていないため、チップが繰り返しリセットされます。RESET_bがJ-Linkに接続されていない場合、J-Linkは確実に真のConnect Under Resetを実行できないため、一部のチップは偶然にもこのウィンドウを捉えることができますが、他のチップは捉えることができません。 PEMicroデバッガーをお持ちの場合は、 https://community.nxp.com/t5/S32K/S32K144-D2-RED-LED-is-ON-always/mp/1567621をご参照ください。本書に記載されているP&Eリカバリユーティリティツールは、電源投入の繰り返しサイクル中にMCUを停止させます。 お使いのJ-Linkも、上記のツールで説明されている方法に従うことができるはずです。 J-Linkは当初、接続/アタッチ/停止というサイクルを繰り返した。 次に、対象ボードの電源をオフにしてからオンにします。 電源投入リセット後、アプリケーションまたはブランクチップが制御不能になる前に、SWDをキャプチャしてみてください。 「S32K1xxシリーズMCUアプリケーションガイド：チップロックアップリセットの原因分析と復旧方法の詳細な説明」にあるS32K1xx_MassErase_Read_MDM-AP_Registers_Command_Script.txtコマンドスクリプトを参照してください。

S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Directly We are observing an issue with the S32K358 dual-core application (Core 0 and Core 2) during power-on reset. When the Core 0 and Core 2 application code is flashed directly, the application executes successfully, and all functionalities operate as expected. However, after performing a Power-On Reset (POR), control comes to Core 0 but fail to execute the application as expected and core 2 not even executed. The issue is consistently reproducible following a POR when the application is started directly without the bootloader. In contrast, when the application is launched through the bootloader, both Core 0 and Core 2 continue to execute correctly, including after subsequent PORs. The issue is therefore specific to the direct application startup after POR and is not observed when the application is entered through the bootloader. Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire Hello @Julián_AragónM, Currently i am working with s32k358 custom board, After POR control is coming to core0 but it got stuck. This is happening when we flash application directly.   Enabling the core 2 from core 0. Are both CM7_0_VTOR_ADDR & CM7_2_VTOR_ADDR correctly configured when flashing directly?    -  Yes, because first time flashing the application both core works but the issue is only after POR. I compared with your reference project only difference i can see in system.c file /* Size: import information from linker symbol, Type: Normal, Inner Cache Policy: Inner write-back, write and read allocate, Outer Cache Policy: Outer write-back, write and read allocate, Shareable: No, Privileged Access:RW, Unprivileged Access:RW */  #if (defined(S32K396) || defined(S32K394)) && defined(MULTIPLE_IMAGE)  rasr[6]=((uint32)0x030B0001UL)|(((uint32)__RAM_CACHEABLE_SIZE - 1) << 1);  #else /* Disable subregion 7 & 8*/ rasr[6]=((uint32)0x030B0001UL)|(((uint32)__RAM_CACHEABLE_SIZE - 1) << 1)|(1<<15)|(1<<14);  #endif Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire Hello @Indhumathi, Is this S32K358 NXP EVB, or is this a custom design? Could you share a bit more information regarding this issue? What does "fail to execute the application as expected" mean? Is the MCU resetting, or maybe stuck in SW somewhere?  Are both CM7_0_VTOR_ADDR & CM7_2_VTOR_ADDR correctly configured when flashing directly?  Are you enabling CM7_2 through startup IVT marker (CM7_2_ENABLE = 1) or through SW (Mcu/Power driver)? There is a simple multicore project, which starts core 2 from core 0, maybe you can use it as reference and inspect/compare configuration? S32K358 Multicore Start CM7_2 from CM7_0. Best regards, Julián Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire Hello @Julián_AragónM, Core 0 is working even after POR, but it's not jumping to core 2. Could you please support us to fix the issue. Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire Hello @Indhumathi, The section from system.c you've shared is not relevant for S32K358, but for S32K396, I assume you meant to share S32K358's MPU configuration instead. Core 0 is working even after POR, but it's not jumping to core 2. Can you check project's preprocessor symbols? multi-core projects require MULTIPLE_CORE macro defined. If not a single ELF project, MULTIPLE_IMAGE macro is also required; If single-ELF it is not necessary. If MULTIPLE_IMAGE is not set, project runs fine with a debugger attached but enters Hardfault without the debugger. This is because the startup code will not perform ECC initialization on Core 2's RAM: Julin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.pngJulin_AragnM_0-1787172984643.png I assume you are using Mcu/Power driver to enable Core 2. Are you using HLD(MCAL) or LLD(IP)?   If you try to attach a debugger to Core 2, are you able to see if core is stuck at initialization, or is the debugger unable to connect?  Lastly, are you able to provide a simple test project or configuration files + routine, where the issue is reproducible?  Best regards, Julián Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire Hello @Julián_AragónM, Lastly, are you able to provide a simple test project or configuration files + routine, where the issue is reproducible?   ---   Kindly find the attached test dual core project for reference. Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire Initially, both Core 0 and Core 2 were functioning successfully. However, after POR, the behavior becomes inconsistent. In some instances, Core 2 gets stuck, while in others, Core 0 gets stuck.  sometimes both cores are working. This issue appears to be related to the shared memory access between the two cores. Re: S32K358: Core 0 and Core 2 Fail to Execute After Power-On Reset When Application Is Flashed Dire Hello @Indhumathi, Thank you for the sample project. Please give me some time to test it and share my findings. Best regards, Julián

UJA1169ATK SBC Spice/ IBIS Model Hello Team, we are planning to perform EMC simulation for our product and we require IBIS/Spice Model for UJA1169ATK SBC. requesting you to kindly support to get the same ASAP. Re: UJA1169ATK SBC Spice/ IBIS Model Hello Yogesh_Khairnar There is no IBIS/SPICE model available for this UJA1169ATK, unfortunately. We apologize for any inconvenience this may cause.

UJA1169ATK SBC Spice/IBIS 型号 各位团队成员，大家好！ 我们计划对我们的产品进行EMC仿真，我们需要UJA1169ATK SBC的IBIS/Spice模型。请您帮忙尽快处理。 Re: UJA1169ATK SBC Spice/ IBIS Model 你好 Yogesh_Khairnar 很遗憾，目前没有适用于 UJA1169ATK 的 IBIS/SPICE 模型。 对于可能由此导致的不便，我们深感抱歉。

Escalate Topic button Posts on the NXP Community have an Escalate Topic button but there isn't an explanation of what it does or when to use it. It would be nice if it had an explanation in a tooltip or nearby text or something. 

ヒューマノイドおよびモバイルロボットのためのモーターおよびモーションコントロール こんにちは、 「ヒューマノイドとモバイルロボットのためのモーターとモーションコントロール」という詳細な章について、特に「高度な器用な手」について説明をいただきたいです。 画像には謎のIPMドライバーが写っています。このIPMドライバーはブラシレスモーターコントローラー(IPM)で、MCX A132のようなマイクロコントローラーと必要なセンサー(タッチセンサーを含む)を組み合わせたものですか? 下の画像をご覧ください。 gianpiero_lenta_0-1787835975443.pnggianpiero_lenta_0-1787835975443.png よろしくお願いします。 Re: Motor and Motion Control for Humanoids and Mobile Robots こんにちは、 @gianpiero_lenta さん、 IPMとはインテリジェントパワーモジュールの略で、RT1180から供給されるPWM信号を使用してブラシレスモーターを駆動および制御するために使用されます。図に示されているように、IPM自体はMCUとモーターとインターフェースするサードパーティ製モジュールです。 参考までに、AN14708の「3相モータ・ドライバ」のセクションで、役立つ可能性のあるIPMとは何かの説明が示されています。 「インテリジェントパワーモジュール（IPM）は、モーターの直接駆動に適しています。」IPM内部には、IGBTインバータブリッジアレイ、IGBTゲートドライバー、3つのブートストラップコンデンサ充電ダイオード、低電圧保護および過電流保護回路などが含まれています。」 他に質問がありましたら、お気軽にお知らせください。 BR ハビブ