i.MX8M-Plus RDC Sema42 クラスター内分離 i.MX8M-PlusのRDCを使用して、A53クラスタ内のコアを分離したいと考えています。RDCセマフォを使って、A53クラスターから特定のCPUが周辺機器にアクセスするのを禁止することは可能でしょうか? Rev 3 IMX8MPRMリファレンスマニュアルには、ゲートレジスタRDC_SEMAPHOREx_GATEnにおけるGTFSMフィールドの動作について明確ではありません(セクション3.2.6.1)。ロックドメインを知らせるための2ビットと、セマフォをロックしている「プロセッサ」を知らせるための4ビットがあります。 「プロセッサ」とはクラスタ(A53、M7)ですか、それともクラスタ内のコアですか? もしA53クラスターのcore0がセマフォをUART1にロックした場合、core1...3はUART1にアクセスできるのでしょうか? Re: i.MX8M-Plus RDC Sema42 for intra-cluster isolation No. i.MX8M Plusでは、RDCセマフォ「プロセッサ」はバス・マスタ/RDCマスターであり、個別のA53コアではありません。A53クラスタはRDC目的で1つのA53プラットフォームマスター/ドメインとして表示されます。A53クアッドコアクラスタは単一のマスタードメインとして扱われ、つまり4つのA53コア（core0～core3）すべてが同じRDCドメインに属します。その結果、Sema42セマフォのGTFSMフィールドは、どのドメイン（例えば、A53クラスタ対M7コア）がロックを保持しているかを識別するのであって、クラスタ内のどの個々のコアがロックを保持しているかを識別するわけではありません。 したがって、A53 core0がUART1のセマフォをロックした場合、A53 core1–3はそのRDCセマフォによって個別にブロックされません。同じA53/RDCドメインにいる場合はUART1にもアクセスできます。 クラスタ内コア分離には、ハードウェアのRDC/Sema42ではなく、OSレベルのリソース管理やスピンロックなどのソフトウェアレベルの仕組みに依存する必要があります。 Re: i.MX8M-Plus RDC Sema42 for intra-cluster isolation ご回答ありがとうございます。 i.MX 8QuadMaxには2つのコア複合体（A53とA72）があります。xRDC2を使用してこれら2つのコア複合体を分離することは可能でしょうか？

FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault HI Dear I set FS32K144WAT0WLFT PTD3 to ADC, will lead mcu to hardfault. I've encountered this issue with the 146 before—could you check it out for me? _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=5985335687075369917&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=5985335687075369917&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=3466386037717124085&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=3466386037717124085&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=4296127546010911231&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=4296127546010911231&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=1072804753289865017&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=1072804753289865017&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault I have never encountered a hardfault on the MCU caused by selecting PTD3 as ALT0 (ADC1_SE3). Regarding hardfault, I recommend reading: Fault handling on S32K14x. Or tell me which line of the function triggers the hardfault during debugging. I have checked the schematic you attached: Debug and programing interface: Please read section "4 Debug and programing interface" of AN5426 Hardware Design Guidelines for S32K1xx Microcontrollers (Rev. 6 December, 2021).pdf: For PTC4 (SWD_CLK), an external pull-down resistor is recommended rather than a pull-up resistor. Clock circuitry: I can't comment on the XTAL circuit, the Rs and load capacitors values are dependent on the specifications of the crystal and on the board capacitance. It is recommended the customer develops evaluation and characterization of the crystal on their PCB with the part manufacturer. However, the resistance value (470Ω) of R44 (Series resistor for current limitation) shown in your screenshot appears to be on the high side. Please refer to the section "3.2 Suggestions for the PCB layout of oscillator circuit" of AN5426 Hardware Design Guidelines for S32K1xx Microcontrollers (Rev. 6 December, 2021).pdf. In the S32K1xx datasheet, you can find min. required Vpp at EXTAL (Table 27. External System Oscillator electrical specifications), so I would recommend measuring it. Also, you need to ensure gmXOSC > 5 * gm_crit. Regarding feedback resistor for oscillator, it can be eliminated if SOSC is used at "low-gain" mode (SCG_SOSCCFG[HGO]=0). It's customer's choice which they want, lower power consumption (HGO=0) or higher noise immunity (HGO=1). Need to populate feedback resistor when SOSC is used at HGO=1 high-gain mode. ADC: The ADC input voltage range (VADIN) should be between VREFL and VREFH. Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault Hi Robin PTD3 selected ALT0 (ADC1_SE3), Have you ever encountered a situation like this, which causes the MCU to enter Hardfault Thanks! Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault Hi  Sorry, I didn't understand why you attached the schematic. Could you clarify whether you selected ALT0 (ADC1_SE3) or ALT7 (NMI_b) for the PORT_PCR[MUX] setting of PTD3? PTD3 MUX ALT0 ALT7.pngPTD3 MUX ALT0 ALT7.png Best Regards, Robin

NXP S32 配置工具如何添加更多端口引脚 大家好。 我的项目刚开始使用 FRDM Automotive S32K344 开发板和 Simulink (MBDT)。 但是，当我尝试创建额外的端口引脚时遇到了困难，因为我没有创建更多端口引脚/端口容器的选项。 请问有人能告诉我我的设置哪里出了问题吗？或者我需要先做一些事情吗？ Rizqu_0-1789455084038.png Re: NXP S32 Config Tools How to add more port pin 你好@Rizqu ， 端口/引脚容器不是手动管理的，这意味着如果您想添加一个额外的引脚，则必须在“引脚”视图中进行配置，该引脚将自动链接到端口/引脚容器。 端口配置与功能组名称相关联，请参阅以下社区帖子了解更多信息： 功能组问题 港口集装箱和功能组问题 已解决：外设配置 - NXP 社区 了解 S32 平台 IDE 中 S32 设计工作室的功能组的资源 如果您在使用 MBDT 时遇到其他问题，请将您的问题提交到基于模型的设计工具箱 (MBDT) - NXP 社区，以帮助我解决问题。 此致， 朱利安

NXP S32 Config Tools How to add more port pin Hello everyone. I just started using FRDM Automotive S32K344 Development Board and simulink (MBDT) for my project. But I have difficulties when try to make additional port pin because I don't have the option to make more portpin / portcontainer. Can anyone tell me what's wrong with my setting or maybe there are some things that I need to do first? Rizqu_0-1789455084038.png Re: NXP S32 Config Tools How to add more port pin Hello @Rizqu, The Port/Pin container is not managed manually, meaning that if you want to add an additional pin, you must configure it in the 'Pins' view, which will be automatically linked to the Port/Pin container. The Port configuration is linked with the functional group names, please refer to these community thread for more information:  functional group issue Port Container and Functional Group issue Solved: Peripherals configuration - NXP Community Resources to understand functional groups in S32 Design Studio for S32 platform IDE If you have further issues with MBDT specifically, please help me by submitting your question to the Model-Based Design Toolbox (MBDT) - NXP Community. Best regards, Julián

045-1299-001ZNT // NXP : AFT09MS015NT1 >>> Please advise meaning marking of part Hello Freescale team, ​Please help to advise the meaning marking* " ( ) B "* of NXP : AFT09MS015NT1 what is it? Thanks, ​ Thanks & Best regards. Re: 045-1299-001ZNT // NXP : AFT09MS015NT1 >>> Please advise meaning marking of part ( ) means circular recess on the top of the package. Please look at the AFT09MS015NT1 Datasheet, page 14. N & B is internal trace code. Have a great day, TIC   ----------------------------------------------------------------------------------------------------------------------- Note: If this post answers your question, please click the Correct Answer button. Thank you! -----------------------------------------------------------------------------------------------------------------------

i.MX8M-Plus RDC Sema42 for intra-cluster isolation I would like to use the RDC on i.MX8M-Plus to isolate the cores within the A53 cluster. Is it possible to use the RDC semaphores to disallow certain cpus from the A53 cluster accessing a peripheral? The reference manual IMX8MPRM Rev 3 is not quite clear on how the GTFSM field works in the gate register RDC_SEMAPHOREx_GATEn (section 3.2.6.1). It has two bits to inform about the locking domain and four bits to inform which "processor" is locking the semaphore. Is a "processor" a cluster (A53, M7) or a core within the cluster?  If core0 on A53 cluster locks the semaphore to UART1, can core1...3 still access UART1? Re: i.MX8M-Plus RDC Sema42 for intra-cluster isolation No. On i.MX8M Plus, the RDC semaphore “processor” is a bus master / RDC master, not an individual A53 core. The A53 cluster appears as one A53 platform master/domain for RDC purposes. The A53 quad-core cluster is treated as a single master domain, meaning all four A53 cores (core0–core3) belong to the same RDC domain. As a result, the Sema42 semaphore's GTFSM field identifies which domain (e.g., A53 cluster vs. M7 core) holds the lock, not which individual core within the cluster. So if A53 core0 locks the semaphore for UART1, A53 core1–3 are not individually blocked by that RDC semaphore. They can still access UART1 if they are in the same A53/RDC domain. For intra-cluster core isolation, you would need to rely on software-level mechanisms (such as OS-level resource management or spinlocks) rather than the hardware RDC/Sema42. Re: i.MX8M-Plus RDC Sema42 for intra-cluster isolation thanks for your response. the i.MX 8QuadMax has two core complexes (A53 and A72). is it possible to use xRDC2 to isolate between the two?

FS32K144WAT0WLFT 将 PTD3 设置为 ADC，导致硬故障 你好呀亲爱的 我将 FS32K144WAT0WLFT PTD3 设置为 ADC，这将导致 MCU 发生硬故障。 我之前也遇到过146型电脑出现这个问题——你能帮我检查一下吗？ _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=5985335687075369917&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=5985335687075369917&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=3466386037717124085&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=3466386037717124085&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=4296127546010911231&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=4296127546010911231&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=1072804753289865017&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=1072804753289865017&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault 我从未遇到过因选择 PTD3 作为 ALT0 (ADC1_SE3) 而导致 MCU 出现硬故障的情况。关于硬故障，我建议阅读： S32K14x 上的故障处理。或者告诉我调试过程中函数中的哪一行触发了硬故障。 我已查看您提供的原理图： 调试和编程接口： 请阅读AN5426 S32K1xx 微控制器硬件设计指南（2021 年 12 月第 6 版）.pdf中的“4 调试和编程接口”部分： 对于PTC4 (SWD_CLK)，建议使用外部下拉电阻而不是上拉电阻。 时钟电路： 我无法对晶体振荡器电路发表评论，电阻和负载电容值取决于晶体的规格和电路的板的电容。建议客户与零件制造商一起，对PCB上的晶体进行评估和表征。 但是，您截图中显示的R44 （限流串联电阻）的电阻值（ 470Ω ）似乎偏高。 请参阅“3.2”部分AN5426 S32K1xx 微控制器硬件设计指南（2021 年 12 月修订版 6）中的振荡器电路 PCB 布局建议.pdf 。 在 S32K1xx 数据手册中，您可以找到最小值。EXTAL 所需的 Vpp（表 27。外部系统振荡器的电气规格），所以我建议测量一下。另外，您需要确保 gmXOSC > 5 * gm_crit。 关于振荡器的反馈电阻，如果SOSC工作在“低增益”模式（SCG_SOSCCFG[HGO]=0），则可以省略。客户可以根据自身需求选择更低功耗（HGO=0）或更高抗噪性（HGO=1）。当 SOSC 以 HGO=1 高增益模式使用时，需要安装反馈电阻。 ADC： ADC 输入电压范围 (VADIN) 应介于 VREFL 和 VREFH 之间。 Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault 嗨，罗宾 PTD3 选择 ALT0 (ADC1_SE3)，您是否遇到过这种情况，导致 MCU 进入硬故障状态？ 谢谢您！ Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault 你好 抱歉，我不明白你为什么要附上原理图。 请您澄清一下，您在 PTD3 的 PORT_PCR[MUX] 设置中选择的是 ALT0 (ADC1_SE3) 还是 ALT7 (NMI_b)？ PTD3 MUX ALT0 ALT7.pngPTD3 MUX ALT0 ALT7.png 此致敬礼， Robin

FS32K144WAT0WLFTがPTD3をADCに設定し、ハードフォルトにつながる こんにちわ、あなた PTD3 FS32K144WAT0WLFT ADCに設定しました。MCUはハードフォールトに導きます。 146で以前この問題に遭遇したことがありますが、試していただけますか? _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=5985335687075369917&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=5985335687075369917&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=3466386037717124085&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=3466386037717124085&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=4296127546010911231&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=4296127546010911231&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=1072804753289865017&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg _cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=1072804753289865017&skey=@crypt_95413994_e700c76ddea301ac9db53cf62f314d73&mmweb_appid=wx_webfilehelper.jpg Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault PTD3をALT0(ADC1_SE3)として選択したことでMCUでハードフォルトが起きたことはありません。ハードフォルトに関しては、 「S32K14x でのフォルト処理」を読むことをお勧めします。もしくは、デバッグ中にハードフォルトが発生する関数の行を教えてください。 添付いただいた回路図を確認しました。 デバッグおよびプログラミングインターフェース: AN5426 S32K1xxマイクロコントローラ向けハードウェア設計ガイドライン(2021年12月6日改訂)の「4 デバッグおよびプログラミングインターフェース」セクションをお読みください.pdf: PTC4 （SWD_CLK）の場合、プルアップ抵抗ではなく、外部プルダウン抵抗の使用を推奨します。 クロック回路: XTAL回路についてはコメントできません。Rsや負荷コンデンサの値は、結晶の仕様や基板の静電容量に依存します。顧客は部品メーカーと共にPCB上の結晶の評価と特性評価を行うことが推奨されます。 しかし、スクリーンショットに示されているR44 （電流制限用の直列抵抗）の抵抗値（ 470Ω ）は、やや高い値であるように思われます。 「3.2」の項を参照してください。発振回路のPCBレイアウトに関する提案」は、 S32K1xxマイクロコントローラ向けAN5426ハードウェア設計ガイドライン(2021年12月6日改訂).pdf。 S32K1xxのデータシートには、最小量が記載されています。EXTAL で必要な Vpp (表 27)。外部システム発振器の電気仕様なので、測定することをおすすめします。また、gmXOSC > 5 * gm_crit であることを確認する必要があります。 発振器用のフィードバック抵抗については、SOSCを「低利得」モード(SCG_SOSCCFG[HGO]=0)で使用すれば廃止可能です。顧客の選択は、消費電力を抑える(HGO=0)か、高いノイズ耐性(HGO=1)かです。SOSCをHGO=1の高利得モードで使用する場合は、フィードバック抵抗を接続する必要があります。 ADC: ADCの入力電圧範囲（VADIN）は、VREFLとVREFHの間である必要があります。 Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault こんにちは、ロビンさん PTD3がALT0を選択しました(ADC1_SE3)、このような状況に遭遇したことがありますか?MCUがハードフォールに入る原因になります。 よろしくお願いします！ Re: FS32K144WAT0WLFT set PTD3 to ADC, lead to hard fault こんにちは 申し訳ありませんが、なぜ回路図を添付されたのか理解できませんでした。 PTD3のPORT_PCR[MUX]設定でALT0(ADC1_SE3)かALT7(NMI_b)を選んだのか、もう少し詳しく教えていただけますか? PTD3 MUX ALT0 ALT7.pngPTD3 MUX ALT0 ALT7.png よろしくお願いいたします ロビン

045-1299-001ZNT // NXP : AFT09MS015NT1 >>> 请告知零件标记的含义 您好，Freescale团队， 请帮忙解释NXP的标记*“（）B”*的含义： AFT09MS015NT1 是什么 对吧？ 谢谢！ ​ 谢谢 & 此致敬礼。 Re: 045-1299-001ZNT // NXP : AFT09MS015NT1 >>> Please advise meaning marking of part <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> （ ）表示包装顶部的圆形凹槽。请参阅 AFT09MS015NT1 数据手册第 14 页。 N&B 是内部跟踪代码。 祝你有美好的一天， 信息通信技术   ----------------------------------------------------------------------------------------------------------------------- 注：如果此回复解答了您的问题，请点击“正确答案”按钮。谢谢你！ -----------------------------------------------------------------------------------------------------------------------

045-1299-001ZNT // NXP : AFT09MS015NT1 >>> 部品のマーキングの意味を教えてください フリースケールチームの皆様、こんにちは。 NXPの「( ) B」という表記の意味についてご教示ください。 AFT09MS015NT1とは 向上するのですよね？ ありがとうございます ​ ありがとうございます。よろしくお願いいたします。 Re: 045-1299-001ZNT // NXP : AFT09MS015NT1 >>> Please advise meaning marking of part <meta http-equiv="Content-Type" content="text/html; charset=utf-8" /> ()はパッケージ上部の円形のくぼみを意味します。AFT09MS015NT1のデータシートの14ページをご覧ください。 NとBは内部トレースコードです。 良い一日をお過ごしください。 TIC   ----------------------------------------------------------------------------------------------------------------------- 注：この記事があなたの質問への回答になっている場合は、「正解」ボタンをクリックしてください。ありがとう！ -----------------------------------------------------------------------------------------------------------------------

i.MX8M-Plus RDC Sema42 用于簇内隔离 我想使用 i.MX8M-Plus 上的 RDC 来隔离 A53 集群中的核心。是否可以使用 RDC 信号量来禁止 A53 集群中的某些 CPU 访问外围设备？ 参考手册 IMX8MPRM Rev 3 对门寄存器 RDC_SEMAPHOREx_GATEn 中的 GTFSM 字段的工作方式没有完全说明（第 3.2.6.1 节）。它有 2 位用于指示锁定域，4 位用于指示哪个“处理器”正在锁定信号量。 这里的“处理器”是指集群（例如A53、M7）还是集群中的一个核心？ 如果 A53 集群上的 core0 将信号量锁定到 UART1，core1...3 还能访问 UART1 吗？ Re: i.MX8M-Plus RDC Sema42 for intra-cluster isolation 否。 在 i.MX8M Plus 上，RDC 信号量“处理器”是总线主控/RDC 主控，而不是单独的 A53 内核。对于远程桌面连接 (RDC) 而言，A53 集群显示为一个 A53 平台功能域。A53 四核集群被视为一个单一的主功能域，这意味着所有四个 A53 核心（core0–core3）都属于同一个 RDC 功能域。因此，Sema42 信号量的 GTFSM 字段标识的是哪个功能域（例如，A53 簇与 M7 核心）持有锁，而不是簇内的哪个单个核心。 因此，如果 A53 core0 锁定 UART1 的信号量，则 A53 core1–3 不会单独被该 RDC 信号量阻塞。如果它们在同一个 A53/RDC 功能域中，它们仍然可以访问 UART1。 对于集群内核心隔离，您需要依赖软件级机制（例如操作系统级资源管理或自旋锁），而不是硬件 RDC/Sema42。 Re: i.MX8M-Plus RDC Sema42 for intra-cluster isolation 谢谢你的回复。 i.MX 8QuadMax 有两个核心复合物（A53 和 A72）。是否可以使用 xRDC2 将这两个复合物区分开来？

NXP S32 設定ツール ポートピンを追加する方法 こんにちは、みんな。 私は最近、プロジェクトでFRDM オートモーティブ S32K344 開発ボードとsimulink(MBDT)を使い始めました。 しかし、ポートピンを追加しようとすると、ポートピン/ポートコンテナを増やすオプションがないため、問題が発生します。 設定のどこが問題なのか、あるいはまずやるべきことがあるのか教えてもらえますか? Rizqu_0-1789455084038.png Re: NXP S32 Config Tools How to add more port pin こんにちは、 @Rizqu さん。 ポート/ピンコンテナは手動で管理されません。つまり、ピンを追加する場合は、「ピン」ビューで設定する必要があり、その設定内容はポート/ピンコンテナに自動的にリンクされます。 ポート構成は機能グループ名とリンクされています。詳細は以下のコミュニティスレッドを参照してください。 官能基の問題 ポートコンテナと機能グループの問題 解決済み:ペリフェラルの設定 - NXPコミュニティ S32プラットフォームIDE用のS32 Design Studioにおける機能グループを理解するためのリソース もしMBDTに関してさらに問題がある場合は、モデルベース設計ツールボックス(MBDT)- NXPコミュニティにご質問を提出してください。 よろしくお願いします、 ジュリアン

LPC55S28 CASPER ECC 乘法执行时间 我正在尝试弄清楚下面的代码是否应该在我测量的时间内执行完毕，或者我的设置是否出错导致它运行速度非常慢。这段代码是使用 kCASPER_ECC_P256 从给定的私钥生成公钥的函数的一部分。 以下代码使用 GPIO 开关来测量执行时间。设置和清除 GPIO 调用之间需要 337 毫秒。对于这种硬件加速的数学运算来说，这个速度似乎太慢了。这是预期之内的吗？我的MCU核心时钟频率为148MHz。有没有办法选择 CASPER 引擎的时钟源来加快速度？ /* Base Generator Point G(x, y) for secp256r1 in 32-bit Little-Endian word arrays */ static const uint32_t G_x_le[8] = { 0xD898C296, 0xF4A13945, 0x2DEB33A0, 0x77037D81, 0x63A440F2, 0xF8BCE6E5, 0xE12C4247, 0x6B17D1F2 }; static const uint32_t G_y_le[8] = { 0x37BF51F5, 0xCBB64068, 0x6B315ECE, 0x2BCE3357, 0x7C0F9E16, 0x8EE7EB4A, 0xFE1A7F9B, 0x4FE342E2 }; uint32_t scalar_le[8]; uint32_t Q_x_le[8]; uint32_t Q_y_le[8]; /* Copy Big-Endian private scalar and convert to Little-Endian for CASPER */ memcpy(scalar_le, key_buffer, 32); swap_endian_32((uint8_t *)scalar_le); /* 1. Initialize CASPER coprocessor */ CASPER_Init(CASPER); CASPER_ecc_init(kCASPER_ECC_P256); HW_DB_PinSet(); /* 2. Compute Q = d * G using CASPER hardware */ CASPER_ECC_SECP256R1_Mul( CASPER, Q_x_le, Q_y_le, G_x_le, G_y_le, scalar_le ); HW_DB_PinClear(); 回复： LPC55S28 CASPER ECC Multiply Execution Time 嗨@guitardenver 我们使用 MCUXpresso SDK CASPER 示例在运行频率为 150 MHz 的 LPC55S28 EVK 上测量了相同的操作。对 CASPER_ECC_SECP256R1_Mul() 的一次调用大约需要 2410 万个 CPU 周期，相当于大约 160 毫秒的执行时间。 根据这一结果，您应用程序中测得的 337 毫秒似乎并不算不合理，特别是如果考虑到额外的密钥格式化、数据转换、初始化或调试版本开销的话。 CASPER 不提供单独的用户可配置时钟源。执行时间主要取决于使用 CASPER 加速器的 ECC 软件实现。 BR 哈里

LPC55S28 CASPER ECC Multiply Execution Time I am trying to figure out if the below code is expected to execute within the time I'm measuring or if I have something set up wrong and it's making it very slow. This code is part of a function that generates a Public Key from given private key using kCASPER_ECC_P256. The below code uses a GPIO toggle to measure execution time. Between the Set and Clear GPIO calls, it takes 337mS. Which seems slow for hardware accelerated math for this operation. Is this expected? My MCU has a core clock of 148MHz. Is there a way to choose the clock source for the CASPER engine to speed this up? /* Base Generator Point G(x, y) for secp256r1 in 32-bit Little-Endian word arrays */ static const uint32_t G_x_le[8] = { 0xD898C296, 0xF4A13945, 0x2DEB33A0, 0x77037D81, 0x63A440F2, 0xF8BCE6E5, 0xE12C4247, 0x6B17D1F2 }; static const uint32_t G_y_le[8] = { 0x37BF51F5, 0xCBB64068, 0x6B315ECE, 0x2BCE3357, 0x7C0F9E16, 0x8EE7EB4A, 0xFE1A7F9B, 0x4FE342E2 }; uint32_t scalar_le[8]; uint32_t Q_x_le[8]; uint32_t Q_y_le[8]; /* Copy Big-Endian private scalar and convert to Little-Endian for CASPER */ memcpy(scalar_le, key_buffer, 32); swap_endian_32((uint8_t *)scalar_le); /* 1. Initialize CASPER coprocessor */ CASPER_Init(CASPER); CASPER_ecc_init(kCASPER_ECC_P256); HW_DB_PinSet(); /* 2. Compute Q = d * G using CASPER hardware */ CASPER_ECC_SECP256R1_Mul( CASPER, Q_x_le, Q_y_le, G_x_le, G_y_le, scalar_le ); HW_DB_PinClear(); 回复： LPC55S28 CASPER ECC Multiply Execution Time Hi @guitardenver  We measured the same operation using the MCUXpresso SDK CASPER example on an LPC55S28 EVK running at 150 MHz. A single call to CASPER_ECC_SECP256R1_Mul() required approximately 24.1 million CPU cycles, corresponding to about 160 ms execution time. Based on this result, the measured 337 ms in your application does not appear unreasonable, especially if additional key formatting, data conversion, initialization, or debug-build overhead is included. CASPER does not provide a separate user-configurable clock source. The execution time is primarily determined by the ECC software implementation that utilizes the CASPER accelerator. BR Harry

I.MX95 LVDSクロック出力は変更できません こんにちは、みんな、 Q1: カーネルのlf-6.12yでシングルポートのLVDSディスプレイを作っています。ドライバ/GPU/drm/panel/panel-simple.cで自分でパネル設定を追加しましたが、クロックピンを測定しているときはいつも150MHz前後でした。しかし、他の信号は正常に機能していた。 しかし、lf-6.18yではクロック出力は正しくでき、デュアルポートモードではクロック変更も両バージョンで問題ありません。これは既知の問題でしょうか、それとも私のミスでしょうか？なぜなら、いくつかの理由でこの問題をlf-6.12yで解決できればと思っているからです。 以下は私の設定です panel-simple.c: static const struct display_timing lt9211_test_timing = { .pixelclock= { 35916000, 35916000, 35916000 }, .hactive= { 280, 280, 280 }, .hfront_porch= { 40, 40, 40, }, .hback_porch= { 60, 60, 60 }, .hsync_len= { 30, 30, 30 }, .vactive= { 1424, 1424, 1424 }, .vfront_porch= { 15, 15, 15 }, .vback_porch= { 17, 17, 17}, .vsync_len= { 4, 4, 4 }, .フラグ= DISPLAY_FLAGS_DE_HIGH、 }; static const struct panel_desc lt9211_test = { タイミング= &lt9211_test_timing、 .bpc= 8、 .num_timings= 1、 。サイズ= { 。幅= 292、 。身長= 111、 }、 .bus_format= MEDIA_BUS_FMT_RGB888_1X7X4_JEIDA、 .bus_flags= DRM_BUS_FLAG_DE_HIGH、 .connector_type= DRM_MODE_CONNECTOR_LVDS、 }; デバイスツリー内の私の lvds 設定 &{/}{ lvds1_panel { //compatible = "3ascreen,sa123hwv-l51"; compatible = "lt9211_test"; バックライト = <&lvds_backlight>; ステータス = "正常"; ポート { panel_in: エンドポイント { リモートエンドポイント = <&lvds1_out>; }; }; }; Q2: 特定の条件下では、同じハードウェア内でデータレーンとクロック間でLVDSの共通電圧が整列しないこともあります。あるいは、LVDS1のD3Pには信号があるがD3Nには信号がないなど、何らかの信号が欠落している場合もある。なぜこうなったのか、何かアイデアはありますか?一部のプログラムがこれを引き起こす可能性はありますか? Q3: どんな設定でもLVDSのクロック位相をシフトできますか? よろしくお願いします。 Re: I.MX95 LVDS clock output can not be changed Q1: これはおそらくあなたのパネルではなく、既知のlf-6.12y LVDSクロックドライバーの制限やバグである可能性が高いです。タイミングのミス。シングルポートのLVDSでは、ドライバ/クロック経路が約148.5/150に強制または丸められている可能性が高いですMHzlf-6.18yが動作するため、実用的な解決策はLVDS/LDBクロックの変更をlf-6.18yからlf-6.12yにバックポートするか、6.12y LVDSドライバー/PLLクロックテーブルをパッチして35.916 MHzピクセルクロックを可能にすることです。 git diff lf-6.12.y..lf-6.18.y -- \ ドライバ/GPU/DRM/ブリッジ/IMX/IMX95-LDB.C ドライバ/phy/freescale/phy-fsl-imx8mp-lvds.c ドライバ/clk/imx/clk-imx95-blk-ctl.c \ arch/arm64/boot/dts/freescale/imx95.dtsi \ arch/arm64/boot/dts/freescale/imx95-*-lvds* Q2: 例えばD3Pには信号があるのにD3Nに信号がない場合、通常はパネルタイミングが原因ではありません。チェック： LVDSチャネルのイネーブルメント:LVDS0/LVDS1のミスマッチ fsl、データ幅 / fsl、データマッピング PHYイネーブルメント コネクタまたは基板の断線/短絡 はんだ付けの問題 終端/プロービング方法 LVDS出力ピンが損傷している可能性があります ソフトウェアが誤ったチャネル/レーン/データ幅設定を引き起こすことがありますが、差動ペアの片側が欠けているとハードウェア、パッド、ルーティング、終端、または測定の問題を強く示唆しています。 Q3: i.MX8MP LVDSの場合、LVDSのクロック位相をシフトするための通常のデバイスツリー構成はありません。クロック周波数、タイミング、PHY設定を修正してください。

iMX DDR 配置工具代码生成错误 || iMX95 大家好， 我们目前正在使用NXP 配置工具进行 i.MX95 DDR 配置，但在生成 DDR 初始化/时序代码时遇到了问题。 我们为以下目标创建/打开了 DDR 配置： 处理器： MIMX9596xxxxN 核心： Cortex-M33 内存类型： LPDDR5 - Ryzen RS2G32LO5D4FDB-23BT DDR 数据速率： 6400 MT/s 排名人数： 2 16 位通道数： 2 DRAM配置： 16Gb:2Gb x8 该工具显示的总动态随机存取存储器(DRAM)容量为： 16384 MB 首先，我们尝试使用NXP i.MX95 19x19 EVK 默认 LPDDR5 配置来验证 DDR 配置，然后再应用我们自定义的板 DDR 设置。 但是，当我们尝试生成/更新 DDR 代码时，“配置工具”的“问题”窗口中会报告错误： “生成代码失败……” 代码预览窗口显示： “代码生成失败。” 问题截图已附上，供您参考： Screenshot from 2026-09-15 11-40-00.pngScreenshot from 2026-09-15 11-40-00.png截图来自 2026-09-15 11-40-00.png Re: iMX DDR Config Tool Code Generation Error || iMX95 你好， 请您尽快核实并提供该问题的最新进展？目前项目时间紧迫，非常感谢您的及时支持。 Re: iMX DDR Config Tool Code Generation Error || iMX95 你好， 我已附上 .mex 文件。文件供您参考，但我们将使用 8GB LPDDR5 Rayson RS2G32LO5D4FDB-23BT。 Re: iMX DDR Config Tool Code Generation Error || iMX95 请您将 IMX95LPD5EVK-19.mex 文件发送给我进行验证。 Re: iMX DDR Config Tool Code Generation Error || iMX95 你好， 是的，我们已经下载并安装了您提到的同一版本。我们目前使用的是该工具的Linux版本。我附上了截图供您参考。 Screenshot from 2026-09-15 15-56-04.pngScreenshot from 2026-09-15 15-56-04.png截图来自 2026-09-15 15-56-04.png Re: iMX DDR Config Tool Code Generation Error || iMX95 你安装了Config_Tools_for_i.MX_26.06_x64 吗？是最新版本 26.06 吗？ 你使用的是Linux版本吗？我使用的是Windows版本。 请您将 IMX95LPD5EVK-19.mex 文件发送给我进行验证。 Re: iMX DDR Config Tool Code Generation Error || iMX95 你好， 问题依然存在。即使保存了 .mex 文件文件已保存到本地磁盘，但代码并未生成。当我点击“更新代码”时，该工具抛出错误“代码生成失败”。 Screenshot from 2026-09-15 15-31-15.pngScreenshot from 2026-09-15 15-31-15.png截图来自 2026-09-15 15-31-15.png Screenshot from 2026-09-15 15-36-58.pngScreenshot from 2026-09-15 15-36-58.png截图来自 2026-09-15 15-36-58.png Re: iMX DDR Config Tool Code Generation Error || iMX95 1.我下载并安装了 Config_Tools_for_i.MX_26.06_x64。 2. 我创建了一个新的配置，在“板卡”下选择“IMX95LPD5EVK-19”。启用 DDR 工具并选择它。 3. 点击“文件->保存”将此项目保存到磁盘。然后“更新代码”功能可用。 4. 点击“更新代码”按钮，我这边没有错误。 yipingwang_0-1789463155201.pngyipingwang_0-1789463155201.pngyipingwang_0-1789463155201.png Re: iMX DDR Config Tool Code Generation Error || iMX95 在 Ubuntu 24.04 上必须安装此版本配置工具。 我可以在 Ubuntu 22.04 上重现您的问题。 然后我在 Ubuntu 24.04 操作系统上安装了 configs tool 26.06，它运行正常。

S32 设计工作室平台 + SW32G2 + RTD 版本选择 我参考了《S32G-VNP-RDB2 软件启用指南》，建议的软件版本为 SW32G2_S32DS_3.4.0_D2012.zip + S32DS.3.4_b201217_win32.x86_64.exe + 实时驱动程序 S32_RTD_4.4_1.0.0_HF01_D2102_DS_Updatesite.zip。 但我实际下载的是 S32DS.3.4_b201217_win32.x86_64.exe +SW32G2_S32DS_3.4.1_D2104.zip +SW32G_RTD_4.4_3.0.2_HF01_DS_updatesite_D2204.zip。 当我尝试添加新的 RGB LED 灯并打开外设工具时，它会显示“外设：[SDK] 更新代码失败 - 代码生成失败”。我不确定不同的软件版本组合是否会导致这些错误。 Re: S32 Design Studio Platform + SW32G2 + RTD version selection 你好， guang1994 我会内部回复你。 BR 乔伊

S32K358 about Cache operation 我在S32DS 中编写S32K358 的程序，建立OTA 升级程序需要操作内部FLASH，当调用上述函数时，我能够编译通过，但是CTRL+鼠标左键却无法找到上述函数，这是正常现象吗？  屏幕截图 2026-09-15 141928.png 屏幕截图 2026-09-15 141953.png Re: S32K358 about Cache operation 嗨@sunshine88 ， 您能尝试重建索引吗？ danielmartynek_0-1789469464382.pngdanielmartynek_0-1789469464382.png 谢谢！ BR，丹尼尔

FRDM-IMX93：Linux 无法访问 LPSPI3 寄存器（读取设备内存时出现总线错误）——外部 SPI 设备 摘要 我正在尝试在 FRDM-IMX93 板的P11 EXPI 接头上使用LPSPI3在 GPIO_IO08-11 上启动两个外部 MCP2515 CAN 控制器（Waveshare 2-CH CAN HAT，已确认在真正的 Raspberry Pi 上工作）（引脚与 UM12181 表 21 中 Raspberry Pi 兼容接头的位置相匹配）。 在修复了我能找到的所有设备树级问题（电源、引脚复用、片选、引脚控制断言-GPIO）之后，SPI 时钟 (SCK)始终无法在物理接头引脚上切换，并且直接读取 LPSPI3 块的寄存器会导致总线错误。另一个已知工作正常的外部设备（LPUART1）可以从相同的地址空间正常读取数据。这表明存在资源/总线访问限制（RDC 或类似限制），而不是 Linux 设备树中可以修复的问题。 板/软件 开发板：FRDM-IMX93（恩智浦），SoC：MIMX9352CVVXMAB BSP：NXP i.MX 发布发行版，内核版本 6.18.2-1.0.0-gf49f45233f7b 目标外设：lpspi3（spi@42550000，别名在 /aliases 中为 spi2，通过 /proc/device-tree/__symbols__ 确认实际 dts 标签为 lpspi3） 被测外部设备：CS0/CS1 上的 2 个 MCP2515（Waveshare 2 通道 CAN HAT） 已确认有效（已排除） 给排气歧管供电。reg_vexp_3v3 / reg_vexp_5v 是默认禁用的调节器固定节点（regulator_summary 显示 use=0）。通过覆盖片段添加了 regulator-always-on + regulator-boot-on，目标为 &reg_vexp_3v3 / &reg_vexp_5v（通过 __symbols__ 确认了真实标签）。事后验证 P11 上实际存在 3.3 V / 5 V 电压。 Pinmux。使用 imx93-pinfunc.h 中的官方宏，GPIO_IO08‑11 已正确复用到 LPSPI3_PCS0/SIN/SOUT/SCK。对于这三个函数，input_reg/input_val 均为 0x0000/0x0，因此不需要 DAISY 链选择（通过宏检查排除，不需要单独的寄存器）。 芯片选择。cs-gpios = , （位操作 GPIO CS，与 NXP 针对此节点的上游板级支持模式相匹配）。通过 cat /sys/kernel/debug/gpio 和万用表/逻辑分析仪确认： CS0 切换正常，并且物理上连接到了接头引脚。 pinctrl-assert-gpios。NXP自己的上游 &lpspi3 参考中包含 pinctrl-assert-gpios = <&pcal6408 0 GPIO_ACTIVE_HIGH>;（此行并未出现在大多数公开指南中，仅出现在板自己的 dts 补丁中）。已添加；通过 /proc/device-tree/__symbols__ 确认 pcal6408 已解析，并通过 cat /sys/kernel/debug/gpio 确认，一旦请求 lpspi3 的默认 pinctrl 状态，GPIO 就会被钳位（输出 hi）。 覆盖层涂抹顺畅。U-Boot 的 fdt apply 没有出现 FDT_ERR_NOTFOUND；/sys/bus/spi/devices/ 显示 SPI 内核已注册 spi2.0 和 spi2.1。 ERR051608（LPSPI TCR[PRESCALE] 勘误）。已检查 spi-fsl-lpspi.c历史记录——该修复（fsl、imx93-spi 的 prescale_max = 1）已于 2024 年 8 月合并到主线版本 / 稳定版 6.6.51。& 6.10.10 2024 年 9 月，远早于此内核版本 (6.18.2)，并且兼容字符串 (fsl,imx93-spi) 已存在于主板 dts 中，因此驱动程序应该自动应用此限制。虽然不能完全排除这种可能性（没有直接的注册确认实际写入了 PRESCALE 字段），但时间线强烈表明此事已经处理完毕。 实际症状 使用万用表探测物理 P11 引脚上的 CS0/CS1、MISO、MOSI、SCK，然后使用逻辑分析仪以 10–20 MSa/s 的采样率在 CS0 下降沿触发，同时不断重试传输（在循环中使用 spidev_test，以及通过 echo spi2.0 > /sys/bus/spi/drivers/mcp251x/bind 反复强制 mcp251x 重新探测）： CS0切换。经万用表和逻辑分析仪验证。 SCK 从不切换。平坦，无任何活动，无论持续尝试转移。 MOSI 从不切换。 两个 MCP2515 的故障情况完全相同：mcp251x spi2.0/spi2.1：MCP251x 在复位后未进入配置模式 / 探测失败，错误代码为 110 (ETIMEDOUT) — 即驱动程序自身的 SPI 级复位 + 读取 CANSTAT 序列未得到响应，这与 SCK 从未离开 SoC 的情况一致。 根本原因已缩小到时钟/总线访问，而非设备树。   # clk_enable_count is 0 despite the controller actively being used $ cat /sys/kernel/debug/clk/clk_summary | grep -i lpspi3 lpspi3_root 0 0 0 50000000 0 0 50000 N deviceless no_connection_id lpspi3 0 0 0 50000000 0 0 50000 N 42550000.spi per 即使 42550000.spi（真正的、绑定的消费者）正在循环中积极尝试传输，lpspi3 的功能（每个）时钟也显示 enable_count=0——它并非只是“未使用”（与 lpspi1/2/4 相比，它们是无设备的，也显示 0，因此仅凭这一点并不能得出结论）。 决定性的测试——通过 devmem 直接读取寄存器：   $ devmem 0x44380000 32 # LPUART1 base — known-good peripheral 0x04040007 $ devmem 0x42550000 32 # LPSPI3 base (VERID register) Bus error (core dumped) 一个完全无关的、工作正常的外部设备（LPUART1，用于调试控制台）可以从相同的 CPU/总线上下文中正常读取数据。LPSPI3 的基地址在普通的 32 位读取中就会出现故障，甚至在任何时钟门控或引脚复用考虑之前就会发生这种情况。这看起来像是资源域控制器 (RDC) 或类似的访问控制机制，在硬件级别阻止 Cortex-A55 (Linux) 域访问此外围设备的地址范围，而与 Linux 设备树中的任何可配置项无关。 向恩智浦提出的问题 FRDM-IMX93 上的 LPSPI3 是否故意保留给另一个功能域（例如，该板默认的 RDC 配置中包含 Cortex-M33 / secure world 内核，导致在 Linux 系统下，如果不进行额外的 SPL/ATF/TF-A 级重新配置，则无法使用该内核？ 如果是这样，是否有记录在案的方法将 LPSPI3 总线访问权限重新分配给 Cortex-A55 非安全域（U-Boot SPL 中的 RDC 配置，或 OP-TEE/TF-A 更改），或者尽管 GPIO_IO08-11 已引出，但此板的 P11 接头上根本不支持外部 SPI？ 这是我的板/内核版本特有的问题，还是默认 FRDM-IMX93 电路板支持包的已知特性？如果存在参考文件 imx93-11x11-frdm-lpspi.dts（类似于 EVK 的 imx93-11x11-evk-lpspi.dts），将会非常有帮助。 如何重现 底板 dtb：随 i.MX 版本 发行版镜像一起提供的标准 imx93-11x11-frdm.dtb（未修改的 NXP lpspi3 + pcal6408 + reg_vexp_3v3/reg_vexp_5v 节点 — 全部通过 __symbols__ 确认存在）。 应用上述覆盖层（regulator always‑on, pinctrl + cs‑gpios + pinctrl‑assert‑gpios on &lpspi3）。 手动将 spidev（内置，CONFIG_SPI_SPIDEV=y）绑定到 spi2.0：   echo spidev > /sys/bus/spi/devices/spi2.0/driver_override echo spi2.0 > /sys/bus/spi/drivers/spidev/bind spidev_test -D /dev/spidev2.0-s 1000000 -v — 传输“成功”（无 I/O 错误），但即使 MOSI/MISO 物理短路，RX 数据也不是 TX 的环回。 devmem 0x42550000 32 → 总线错误。 如果需要，我很乐意提供完整的 overlay 源代码、dmesg 和 clk_summary/gpio 转储。

問題: IMX_SEC_ENCLAVE の依存関係と解放後使用を修正する Hello これは、GitHub のこのプルリクエストのフォローアップです。 提供されたパッチは最終的に適用されなかったようで、lf-6.18.y には含まれていません。 Kconfigコミットは、NVMEM_IMX_OCOTP_SCUがmである場合にエンクレイブドライバがyになれないようにするためで、プローブのディフェースを回避するために必要です。 そうしないと、こうなります。 root@colibri-imx8x-14985125:~# dmesg -l err [ 1.708145] rtc-ds1307 1-0068: hctosys: unable to read the hardware clock [ 2.072996] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 2.078636] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 2.084513] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 2.111555] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 2.117209] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 2.123110] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 2.141671] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 2.147303] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 2.153200] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 2.171418] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 2.177065] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 2.182929] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 5.744448] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 5.750217] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 5.756186] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 5.877660] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 5.888247] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 5.894232] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 10.324138] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 10.349783] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 10.374692] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 11.731697] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 11.738134] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 11.747692] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 12.284910] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 12.295720] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 12.307723] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 12.410541] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 12.426771] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 12.443446] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 12.644550] debugfs: '5f1a0000.phy' already exists in 'regmap' [ 12.655906] debugfs: '5f1a0000.phy' already exists in 'regmap' [ 12.670039] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 12.688813] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 12.696063] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 12.765923] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 12.775810] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 12.786887] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 12.839515] fsl-se secure-envlave-1: Fail to read FIPS fuse [ 12.847285] fsl-se secure-envlave-1: Failed to fetch SoC Info. [ 12.853801] fsl-se secure-envlave-1: failed[-EPROBE_DEFER] to fetch SoC Info [ 12.936721] nvmem imx-scu-ocotp0: cell mac raw len 6 unaligned to nvmem word size 4 [ 12.951328] nvmem imx-scu-ocotp0: cell mac raw len 6 unaligned to nvmem word size 4 [ 13.708903] genpd_provider mu_a1: failed to power off resource 214 ret -22 [ 16.701904] Bluetooth: hci0: unexpected event for opcode 0x0000 root@colibri-imx8x-14985125:~# 2回目のコミットではドライバにリファクタリングが行われており、NXPが対応しているかはわかりません コミット9703dfecc735(「LF-15802: ドライバ: ファームウェア: imx: SEドライバーの削除を修正」) SEチームに確認してもらえますか? よろしくお願いいたします フランツ Re: ISSUE: fix dependency for IMX_SEC_ENCLAVE and use-after-free こんにちは、 まだ解決していないようですので、社内のソフトウェアチームに確認して確認します。 よろしくお願いいたします。 アルド。