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ディスカッション

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Error 1E against Change Key C4 for 2KTDES after Authentication 1A I am trying to give Change Key command for a new TDES Key (K1 != K2) after Standard Authentication (0x1A) of Key0. I am getting error 1E. The same authentication (0x1A) and functions (key block generation, CRC32, Enciphering etc.) were used for the Change Key command for new TDES Keys (K1=K2) and 3KTDES keys for different apps and they were successful.  Yes, Session key generation were different. My question is do we need to do something different in case of 2KTDES. Following is the log of the steps followed on (PN7160, nci 2.0): TX: 00 00 0B 90 CA 00 00 05 FF FF 02 0F 05 00 RX: 00 00 0A 80 F8 F0 76 D7 98 10 5E 91 00 #DesfireEV1 TX: 00 00 09 90 5A 00 00 03 FF FF 02 00 RX: 00 00 02 91 00 TX: 00 00 07 90 1A 00 00 01 00 00 RX: 00 00 0A 11 AB 8B 5F 37 F1 5D 15 91 AF TX: 00 00 16 90 AF 00 00 10 42 8F EB 15 99 EF C2 9F 80 45 92 2C E8 6D EE 6B 00 RX: 00 00 0A 1E 08 BE 39 E9 06 42 7F 91 00 RndA matched and Session key was (RndA(0-3)RndB(0-3)RndA(4-7)RndB(4-7)) 41 42 43 44 89 C0 AF 76 45 46 47 48 A5 ED 90 60 TX: 00 00 1F 90 C4 00 00 19 01 17 42 32 03 90 E4 2B 0C A9 E3 0F A8 0F 63 F5 30 BE F9 B4 E1 F1 2E AE CD 00 RX: 00 00 02 91 1E As in the cases of C4 for TDES (k1=K2) and 3KTDES2 the C4 frame consists of (key-no (01), enciphered keyblock with Session key). Where keyblock = (new key XOR 00), Little Endian CRC32(C4, 01, (new key XOR 00)), Little Endian CRC32(new key XOR 00). Could anybody help? Thanks in advance.
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Clarification on Enhanced RX FIFO Support in S32K312 FlexCAN Hi, Here it says it supportsHere it says it supports And here it says only for CAN FDAnd here it says only for CAN FDI am currently working with the S32K312 and would like some clarification regarding FlexCAN Enhanced RX FIFO support. From my understanding, the S32K312 FlexCAN module supports the Legacy RX FIFO. However, while reviewing the reference manual, I found some sections indicating that Classical CAN supports the Enhanced RX FIFO, whereas other sections seem to suggest that Enhanced RX FIFO is not supported. Could you please clarify whether the FlexCAN module in the S32K312 supports the Enhanced RX FIFO feature? If it is supported, are there any specific limitations or conditions that apply when using Classical CAN frames? Any clarification or references to the relevant documentation would be greatly appreciated. Thank you. Re: Clarification on Enhanced RX FIFO Support in S32K312 FlexCAN Hi, Q: If the MCR[FDEN] bit is disabled (FlexCAN operating in Classical CAN mode), can the controller still support the Enhanced RX FIFO for receiving Classical CAN messages? A: yes, even if FDEN=0 the enhanced RXFIFO can be enabled and FlexCAN accepts just classical CAN messages, either to regular MBs or this enhance RXFIFO, depending on filtering criteria set. Q: If Enhanced RX FIFO is supported in this configuration, is there any reference application, example project, or documentation that demonstrates its usage? A: you can refer to below example, it sets FlexCAN with FDEN=1, but you can easily disable it in config tool, if needed, together with payload and bit timing modification. https://community.nxp.com/t5/S32K-Knowledge-Base/Example-S32K344-FlexCAN-Ip-TX-RX-EnhanceRXFIFO-test-S32DS3-4/ta-p/1536225 Q: Is it possible to configure the Enhanced RX FIFO directly through the MEX configuration tool, or does it require manual configuration in the application code? A: There is only few configuration option within Config tool - enable/disable enhanced RXFIFO - number of standard and extended filter elements - watermark setting The filter table must be configured within code. Refer to above demo. BR, Petr Re: Clarification on Enhanced RX FIFO Support in S32K312 FlexCAN Hi Peter, Thank you for the response , had a few more queries regarding the same. If the MCR[FDEN] bit is disabled (FlexCAN operating in Classical CAN mode), can the controller still support the Enhanced RX FIFO for receiving Classical CAN messages? If Enhanced RX FIFO is supported in this configuration, is there any reference application, example project, or documentation that demonstrates its usage? Is it possible to configure the Enhanced RX FIFO directly through the MEX configuration tool, or does it require manual configuration in the application code? Thank you Re: Clarification on Enhanced RX FIFO Support in S32K312 FlexCAN Hi, Table 493 just say that legacy RXFIFO cannot be enabled and used if CAN FD feature (MCR[FDEN]) is enabled in FlexCAN module. Legacy RXFIFO is available on each FlexCAN instance, but it is not able to accept CAN FD messages, just classic CAN messages. That's why enhance RXFIFO was introduced, which can handle both.   PetrS_1-1781524408183.png Generally each FlexCAN instance supports CAN FD. Instances differs in number of available MBs and enhanced RXFIFO support. PetrS_0-1781523991167.png Enhance RXFIFO is necessary if user want to enable both the RXFIFO and CAN FD options. Enhance RXFIFO is able to store up to 20 messages (both classic CAN and CAN FD). But it is available only on single module (FlexCAN 0) on most S32K3 devices.  For more info read chapters 73.3.8 Enhanced RX FIFO and 73.3.9 Legacy RX FIFO of the device RM. BR, Petr
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Need MCUXpresso IDE 10.3.1 for 32-bit netbook I have a 32-bit netbook running Debian, and I need to install MCUXpresso IDE 10.3.1. I looked for it in the official MCUXpresso IDE download page but it isn't there. Does anyone know where can I get that IDE version? Thank you!  Re: Need MCUXpresso IDE 10.3.1 for 32-bit netbook Hello @rdelpozo , Thanks for your post. You can refer to the attached screen recording to verify whether the “CodeWarrior for Power Architecture Eclipse-Linux hosted v10.3” found via the following path is what you are looking for. Have a nice day.   BR Celeste Re: Need MCUXpresso IDE 10.3.1 for 32-bit netbook Hi, Sorry I also need the 10.3.1 or any other v10 version of MCUXpresso IDE https://community.nxp.com/t5/NXP-Tech-Blog/MCUXpresso-IDE-v10-3-1-Now-Available/ba-p/1130810  Unfortunately "CodeWarrior for Power Architecture Eclipse" is not "MCUXpresso IDE". The downloads link https://www.nxp.com/webapp/swlicensing/sso/downloadSoftware.sp?catid=MCUXPRESSO points to the page where earliest version is 11.6.0, however there should be 10.3.1 too. Please somehow share the 10.3.1 version Windows/Linux. Thanks Screenshot 2026-06-21 at 20.00.39.png   Re: Need MCUXpresso IDE 10.3.1 for 32-bit netbook Hello @rdelpozo , Sorry for the confusion. I mistakenly provided incorrect information earlier. I will send you MCUXpresso IDE 10.3.1 for Linux via a private case shortly. Please keep an eye on it, and let me know if you do not receive it. BR Celeste Re: Need MCUXpresso IDE 10.3.1 for 32-bit netbook Thanks, I have received mcuxpressoide-10.3.1_2233.x86_64.deb.zip on my e-mail and it solves my issue. Thanks a lot and have a good day 🙂
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S32K312 - SPI 实际时钟频率/周期与波特率配置不符 您好, 我目前正在使用S32K312 微控制器开发一个项目。 我已按如下方式配置了SPI模块,但测得的时钟周期与配置的波特率不符。 配置的波特率:1,500,000 波特/秒(1.5 Mbps) 预期时钟周期:约0.667微秒 测得的时钟周期:1.320 微秒(相当于约757.58 kbps) 如附图所示的示波器截图所示,时钟沿之间的△T为1.320微秒,这几乎是我目标波特率的一半。 能否请您帮我分析一下,这可能是由什么原因造成的?(例如,外设时钟分频器设置、协议时钟配置或 S32K3 SPI 模块中的特定寄存器设置)。 如果您能提供任何建议或检查清单,我们将不胜感激。 提前谢谢! Re: S32K312 - SPI actual clock frequency/period discrepancy with Baudrate configuration @Robin_Shen  我通过更改时钟设置解决了这个问题。非常感谢您的帮助! Re: S32K312 - SPI actual clock frequency/period discrepancy with Baudrate configuration HI 您是否已根据《"》第 24.6.1.1.5 节的说明,配置了SpiPhyUnit -> SpiPhyUnitClockRef?S32K3XXRM Rev12 芯片中,LPSPIn 是否为" 时钟?  S32K312的LPSPI0应选择:/Mcu/Mcu/McuModuleConfiguration/McuClockSettingConfig_0/AIPS_PLAT_CLK S32K312的LPSPI1\2\3应选择: /Mcu/Mcu/McuModuleConfiguration/McuClockSettingConfig_0/AIPS_SLOW_CLK 祝好, Robin ------------------------------------------------------------------------------- 注: - 如果本帖回答了您的问题,请点击"ACCEPT AS SOLUTION" 按钮。谢谢! - 我们会在最后一次发帖后的 7 周内跟踪主题,之后的回复将被忽略 如果您以后有相关问题,请另开新主题并参考已关闭的主题。 ------------------------------------------------------------------------------- Re: S32K312 - SPI actual clock frequency/period discrepancy with Baudrate configuration 能否上传包含 CS、CLK、MISO 和 MOSI 的完整 SPI 波形?
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S32K144 - ファームウェア印刷サイズ 合計データサイズは常にゼロと表示されます。 arm-none-eabi-size --format=berkeley --totals SW_V1_0_0.elf テキストデータ bss dec hex ファイル名 161148 0 16448 177596 2b5bc SW_V1_0_0.elf 161148 0 16448 177596 2b5bc (合計) Re: S32K144 - Firmware print size こんにちは、@ SivaB アプリケーションを確認してください。印刷された結果に基づくと、現在、フラッシュメモリからの読み込みが必要な初期化済みのRAM変数はありません。
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S32K312 - ボーレート設定によるSPIの実際のクロック周波数/周期の不一致 こんにちは、 私は現在、 S32K312 MCUを使用したプロジェクトを開発しています。 SPIモジュールを以下のように設定しましたが、測定されたクロック周期が設定したボーレートと一致しません。 設定済みボーレート: 1,500,000 bps (1.5 Mbps) 予想されるクロック周期:約0.667マイクロ秒 測定された時計周期: 1.320 us (約 1.320 秒に相当)757.58 kbps ) 添付のオシロスコープのスクリーンショットに示すように、クロックエッジ間の△Tは1.320マイクロ秒であり、これは目標とするボーレートのほぼ半分の速度です。 この食い違いの原因について、ご教示いただけますでしょうか?(例:S32K3 SPIモジュール内の周辺クロック分周器の設定、プロトコルクロックの設定、または特定のレジスタ設定)。 アドバイスやチェックリストなどがあれば、大変ありがたいです。 お手数ですが、よろしくお願いいたします。 Re: S32K312 - SPI actual clock frequency/period discrepancy with Baudrate configuration @Robin_Shen 時計の設定を変更することで問題を解決しました。ご協力いただき、本当にありがとうございました! Re: S32K312 - SPI actual clock frequency/period discrepancy with Baudrate configuration ハイ SpiPhyUnit -> SpiPhyUnitClockRefを「24.6.1.1.5」に従って設定しましたか?S32K3XXRM Rev12の「LPSPInクロック」? S32K312のLPSPI0は、/Mcu/Mcu/McuModuleConfiguration/McuClockSettingConfig_0/ AIPS_PLAT_CLKを選択する必要があります。 S32K312のLPSPI1/2/3は以下を選択する必要があります。 /Mcu/Mcu/McuModuleConfiguration/McuClockSettingConfig_0/ AIPS_SLOW_CLK よろしくお願いします、 ロビン ------------------------------------------------------------------------------- 注記: この投稿があなたの質問への回答になっている場合は、「解決策として承認」ボタンをクリックしてください。ありがとう! - 最後の投稿から7週間はスレッドをフォローしますが、それ以降の返信は無視されます。 後日、関連する質問がある場合は、新しいスレッドを作成し、閉じられたスレッドを参照してください。 ------------------------------------------------------------------------------- Re: S32K312 - SPI actual clock frequency/period discrepancy with Baudrate configuration CS、CLK、MISO、MOSIを含むSPI波形全体をアップロードしていただけますか?
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認証1A後の2KTDESの鍵変更C4に対するエラー1E Key0の標準認証(0x1A)の後、新しいTDESキー(K1 ≠ K2)に対してChange Keyコマンドを実行しようとしています。エラー1Eが発生しています。新しいTDESキー(K1=K2)および異なるアプリケーション用の3KTDESキーのキー変更コマンドには、同じ認証(0x1A)と機能(キーブロック生成、CRC32、暗号化など)が使用され、正常に動作しました。はい、セッションキーの生成方法が異なっていました。私の質問は、2KTDESの場合、何か別の対応が必要になるのかということです。以下は、(PN7160、nci 2.0)で実行された手順のログです。 TX: 00 00 0B 90 CA 00 00 05 FF FF 02 0F 05 00 RX: 00 00 0A 80 F8 F0 76 D7 98 10 5E 91 00 #DesfireEV1 TX: 00 00 09 90 5A 00 00 03 FF FF 02 00 RX: 00 00 02 91 00 TX: 00 00 07 90 1A 00 00 01 00 00 RX: 00 00 0A 11 AB 8B 5F 37 F1 5D 15 91 AF TX: 00 00 16 90 AF 00 00 10 42 8F EB 15 99 EF C2 9F 80 45 92 2C E8 6D EE 6B 00 RX: 00 00 0A 1E 08 BE 39 E9 06 42 7F 91 00 RndAが一致し、セッションキーは(RndA(0-3)RndB(0-3)RndA(4-7)RndB(4-7))でした。 41 42 43 44 89 C0 AF 76 45 46 47 48 A5 ED 90 60 TX: 00 00 1F 90 C4 00 00 19 01 17 42 32 03 90 E4 2B 0C A9 E3 0F A8 0F 63 F5 30 BE F9 B4 E1 F1 2E AE CD 00 RX: 00 00 02 91 1E TDES (k1=K2) および 3KTDES2 の C4 の場合と同様に、C4 フレームは (鍵番号 (01)、セッション鍵で暗号化された鍵ブロック) で構成されます。keyblock = (新しいキー XOR 00)、Little Endian CRC32(C4、01、(新しいキー XOR 00))、Little Endian CRC32(新しいキー XOR 00)。 どなたか助けていただけませんか? よろしくお願いいたします。
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MPC5748G 检测 ENET1 网口的状态 我现在是用 SDK RTM3.0.0 的 lwip_example 工程,想检测 ENET1 的网口状态,但是我初始化完成后,netif_is_link_up 一直返回是 1 回复: MPC5748G 检测 ENET1 网口的状态 您好, 不,您无需仅为了访问 MDIO 而添加另一个 ENET 实例。您应使用连接到 PHY 的 ENET 实例的 MDIO 接口。 只有当 PHY SMI(MDC/MDIO)被路由到另一个 ENET 实例时,才必须使用该 ENET 实例进行 MDIO 访问。 在 SDK 的 lwip_mpc5748g 演示程序(针对 DEVKIT-MPC5748G 开发)中,PHY 连接到 ENET0,且 lwIP 端口已配置为使用 ENET0。因此,应通过 ENET0 的 MDIO 接口读取 PHY 状态。 在此情况下,MDIO无需额外的ENET初始化——ENET0驱动程序和引脚已由lwIP示例完成初始化,您可在需要时直接调用ENET_DRV_MDIORead()或ENET_DRV_MDIOReadMMD。   BR, Petr 回复: MPC5748G 检测 ENET1 网口的状态 因此,我需要自己再添加一个 ENET0 模块,配置 MDC 和 MDIO 引脚,然后使用 ENET_DRV_MDIORRead 获取物理层寄存器的状态。 Thomas_Bao_0-1781510403854.png Thomas_Bao_1-1781510426970.png Thomas_Bao_2-1781510595373.png 还需要进行其他配置吗? Re: MPC5748G 检测 ENET1 网口的状态 您好, netif_is_link_up() 仅返回 lwIP NETIF_FLAG_LINK_UP 标志的状态。在 SDK 的 lwip_example 中,该标志可在 ENET/netif 初始化期间设置,但初始化完成后,它并不一定会根据实际的 PHY 链路状态自动更新。 因此,如果 netif_is_link_up() 总是返回 1,这通常意味着 lwIP 网络接口的链路标志仍处于设置状态,而非 ENET1 物理链路被持续检测为活动状态。 要检测 ENET1 端口的实际状态,请通过 MDIO/MII 检查 PHY 链路状态,通常通过读取 PHY 状态寄存器实现,例如: - PHY 基本状态寄存器(BMSR) - 检查链路状态位 然后手动更新 lwIP 网络接口状态:  if (phy_link_is_up) {     netif_set_link_up(&netif); } else {     netif_set_link_down(&netif); }   这可以通过轮询 PHY 链路状态来定期完成,也可以在 PHY 中断处理程序中完成(如果连接和配置了 PHY 中断引脚)。 简而言之,netif_is_link_up() 并不是一个直接检测硬件链路状态的函数。它仅报告当前的 lwIP netif 链路标志,因此应用程序/驱动程序必须根据实际的 PHY 链路状态更新该标志。 BR, Petr 回复: MPC5748G 检测 ENET1 网口的状态 感谢您的回复。 目前我正在使用 MPC5748G-GW-RDB 的 ENET1。按照你的方法进行测试后,函数运行成功,数据全部为零。然而,这种联系已经建立。 是不是因为我设置的PHY地址错误?我在原理图中注意到 dp83848 的地址是 1。还有其他可能的原因吗? Thomas_Bao_0-1782110487981.png
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32ビットネットブックにはMCUXpresso IDE 10.3.1が必要です 私はDebianが動作する32ビットのネットブックを持っており、MCUXpresso IDE 10.3.1をインストールする必要があります。MCUXpresso IDEの公式ダウンロードページで探してみましたが、見つかりませんでした。そのIDEバージョンはどこで入手できるかご存知の方はいらっしゃいますか?ありがとう! Re: Need MCUXpresso IDE 10.3.1 for 32-bit netbook こんにちは、 @rdelpozo さん、 投稿ありがとうございます。 添付の画面録画を参照して、以下のパスで見つかる「CodeWarrior for Power Architecture Eclipse-Linux hosted v10.3」が探しているものかどうかを確認してください。 良い1日を。   BR セレステ Re: Need MCUXpresso IDE 10.3.1 for 32-bit netbook こんにちは、 すみません、10.3.1や他のMCUXpresso IDEsのv10バージョンも必要です https://community.nxp.com/t5/NXP-Tech-Blog/MCUXpresso-IDE-v10-3-1-Now-Available/ba-p/1130810  残念ながら、「CodeWarrior for Power Architecture Eclipse」は「MCUXpresso IDE」ではありません。 ダウンロードリンクhttps://www.nxp.com/webapp/swlicensing/sso/downloadSoftware.sp?catid=MCUXPRESSOは、最も古いバージョンが 11.6.0 であるページを指しています。しかし、10.3.1も必要だ。 どうかWindows/Linuxの10.3.1バージョンを共有してください。 よろしくお願いします。 Screenshot 2026-06-21 at 20.00.39.png   Re: Need MCUXpresso IDE 10.3.1 for 32-bit netbook こんにちは、 @rdelpozo さん、 混乱させてしまい申し訳ありません。先ほど、誤った情報を提供してしまいました。近いうちに、プライベートケースでLinux用のMCUXpresso IDE 10.3.1をお送りします。注意深く確認していただき、もし届かない場合はご連絡ください。 BR セレステ Re: Need MCUXpresso IDE 10.3.1 for 32-bit netbook ありがとうございます。mcuxpressoide-10.3.1_2233.x86_64.deb.zip をメールで受け取り、問題が解決しました。 どうもありがとうございました。良い一日をお過ごしください。 🙂
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S32K144 - Firmware print size Total data size always print as zero. arm-none-eabi-size --format=berkeley --totals SW_V1_0_0.elf text data bss dec hex filename 161148 0 16448 177596 2b5bc SW_V1_0_0.elf 161148 0 16448 177596 2b5bc (TOTALS) Re: S32K144 - Firmware print size Hi@SivaB  You should check your application; based on the printed results, you currently have no initialized RAM variables that require load from flash.
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S32K144 - 固件打印尺寸 总数据大小总是显示为零。 arm-none-eabi-size--format=berkeley--totals sw_v1_0_0.elf 文本数据 BSS 十进制 十六进制 文件名 161148 0 16448 177596 2b5bc SW_V1_0_0.elf 161148 0 16448 177596 2b5bc (总计) Re: S32K144 - Firmware print size 你好@SivaB  您应检查您的应用程序;根据打印出的结果,您当前没有需要从闪存加载的已初始化 RAM 变量。
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请求提供 FRDM-MCXA156 的 LIN 示例 NXP社区的各位, 我目前正在使用 FRDM-MCXA156 开发板,想实现 LIN(本地互连网络)通信。 我已经查看了现有的 SDK 示例,但未能找到专门针对 FRDM-MCXA156 的完整 LIN 主/从节点示例。 请问有人能分享一下吗: 适用于 FRDM-MCXA156 的 LIN 主站或 LIN 从站示例项目。 关于配置 LPUART 外设以支持 LIN 模式的指南。 任何 SDK 示例、应用笔记或可适用于 MCXA156 的参考项目。 有关最新 MCUXpresso SDK 中 LIN 支持的信息。 任何代码片段、配置提示或文档参考将不胜感激。 我附上了从下载的 SDK 中提取的 LIN 驱动程序。 感谢您的支持。 此致, Akshay FRDM 培训 MCXA Re: Request for LIN Example on FRDM-MCXA156 你好,阿克谢, 很抱歉这可能给您带来的不便,MCXA156 的连接功能中没有提及完全支持的 LIN,仅通过 LPUART 外围设备提供基本的 LIN 支持,例如断开检测 [MCXA-156 参考手册] 第 39.2.2 章;未提供完整的 LIN 协议堆栈;MCXA156 SDK 中没有 LIN 示例。 在这个 AN 在 i.MX RT 系列 MCU 上使用 FlexIO 模拟 LIN 主/从机中,描述了使用 FlexIO 来模拟 LIN;MCXA156 有一个 FlexIO 可供你研究 [参考手册第 36 章], 重要提示:此处对 FlexIO 的用法尚未针对 MCXA156 进行测试或确认其功能,因此没有示例。 最诚挚的问候,路易斯
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JTAG on FRDM iMX95 Hi all,  I just bought FRDM iMX95 recently, i am curious about how to use JTAG to debug this board  As check in schematic it has JTAG exposed at 6 test point pin here  Zk47T_0-1781286344908.png At board layout it here  Zk47T_1-1781286419335.png How should i connect jtag to it, do i need any rework ? And does this JTAG support to debug all A55, M33, and M7 core ?  Which device should i use here, it seem we have 6 pin needle but it 2x3 not 1x6  I would appreciate any guide or docment to set up JTAG  Thank you !!   Linux Re: JTAG on FRDM iMX95 Hello, Your understanding is correct. As you can see in schematic is needed to add the DNP resistors and a connector for the debugger. Best regards. Re: JTAG on FRDM iMX95 Hello, Thank you for your confirmation @JorgeCas  Summary : Please help with JTAG problem ""DAP: Could not power-up system power domain."" I have done the rework for 3 resistor and measure the pin, it successfully pull up. One note that to enable JTAG, i need to disable LPUART5 in device tree  because it use the same pin (i follow the same modify as imx95-19x19-jtag.dtb ) or else TMS (Test point 49) will always LOW) diff --git a/arch/arm64/boot/dts/freescale/imx95-15x15-frdm.dts b/arch/arm64/boot/dts/freescale/imx95-15x15-frdm.dts index c45f28efb568..598e16af0ebd 100644 --- a/arch/arm64/boot/dts/freescale/imx95-15x15-frdm.dts +++ b/arch/arm64/boot/dts/freescale/imx95-15x15-frdm.dts @@ -520,7 +520,7 @@ &lpuart5 { /* BT */ pinctrl-names = "default"; pinctrl-0 = <&pinctrl_uart5>; - status = "okay"; + status = "disabled"; bluetooth { compatible = "nxp,88w8987-bt"; After this i need to find the connector with 1.27mm pin. It take me some time to find this pcb test by pogo pin, it has 6 pin, perfectly fit.  Zk47T_0-1782485750558.png Here is my current setup  95a82f536c8bedd5b49a.jpg It seem a mess but the connection is not problem, i check the HWStatus and it look good  J-Link>ShowHWStatus VTref=3.324V ITarget=0mA TCK=1 TDI=1 TDO=0 TMS=0 TRES=1 TRST=1 Supported target interface speeds: - 120 MHz/n, (n>=8). => 15000kHz, 13333kHz, 12000kHz, ... - Adaptive clocking I try connect it by these 2 command for A55 and M33 but same issue show is "DAP: Could not power-up system power domain." zk47@ltu:~$ JLinkExe -device MIMX9516_M33 -if JTAG -speed 200 SEGGER J-Link Commander V9.42 (Compiled May 6 2026 12:36:02) DLL version V9.42, compiled May 6 2026 12:35:00 zk47@ltu:~$ JLinkExe -device MIMX9516_A55 -if JTAG -speed 200 What could i do wrong here ? Maybe it fall to my JLink device is not good, can MCU-Link Pro replace it ? Can MCU-Link Pro debug both A55 and M core ?  I would still prefer do the debug through JTAG because i already had it. Please help  If you guy plan to add document guide for JTAG on FRDM iMX95, please update it soon like FRDM iMX93.   Re: JTAG on FRDM iMX95 Dear @JorgeCas  Any update ? Can i use MCU-Link Pro to debug all core A55, M33 and M7 core ?  Re: JTAG on FRDM iMX95 Hello, I apologize for the delay. We suggest you any debugger from MACRAIGOR Systems, Wind River or any of ARM. NXP team uses Lauterbach Trace32 as debugger tool for Cortex-A cores, J-link is for Cortex-M cores. In the case of i.MX95, as prerequisite to use the CM7 or CA55 scripts the SM should be already running on the i.MX device. it has the CM33 for resource management and security reasons, it's open source, it's compliant to a HW resource management standard by ARM, and its code it's meant (between a lot of them) to partition hardware, assign resources to either Cortex-A or Cortex-M7. You can use this document as reference. Debugging Cortex-M with VS Code on i.MX 8M, i.MX 8ULP, and i.MX 9 If you still having issues after this considerations, please look for hardware issues in your adapter. Best regards.  Re: JTAG on FRDM iMX95 Dear @JorgeCas  Thank you for your reply.  Okay so the hardware could be the problem, but i am still wonder these thing  Can i have a picture for your setup debug ? I am not sure what is the official way to connect to these test point. does we need to use kind of this  Zk47T_0-1783994808434.png 2. The docs only for Debug core M, not core A. Can you give me more guide for "Debug core A linux using Trace32 or JLink or MACRAIGOR " as you said ?  3. Not relate to this thread, but can i have the estimated release date for FRDM iMX95 Pro ?  Re: JTAG on FRDM iMX95 Hello, 1. Our available boards for testing are not modified since if JTAG is needed, we use EVK instead FRDM boards. The recommended approach is use shorter wires as possible between the boards and debugger to warranty a good connection and signal integrity. As you can see in this post, the issue was solved with shorter cables soldered to the board. 2.  This information is in probe manual since each manufacturer uses their process and scripts to connect with the processor. There is no documentation in our side regarding these probes connection. 3. Unfortunately we do not have this information, I suggest you check our official web site for further updates. Best regards.
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自定义内存时序设置失败&及 完全凭感觉的调试 NXP社区的各位, 我正在推出一款基于 i.MX 8M Plus EVK 的定制板。设计几乎完全相同,但存在两个主要问题: RAM:我们使用的是另一款 LPDDR4 芯片:B3221XM3BDGVI-U。 零可见度:主板未暴露任何UART/调试控制台,也没有状态指示灯连接至GPIO。我完全失明了。 我正在尝试启动 Yocto core-image-minimal (U-Boot 2025.04) 并强制将 SD 卡 (usdhc2) 设置为 3.3V。 我做了什么 & 结果: SD 卡模组:在设备树中添加了 no-1-8-v;最大频率 = <25000000>;。(可在官方EVK上运行,强制使用3.3V)。 RAM 模组:通过 i.MX 配置工具生成了 lpddr4_timing.c 并在 U-Boot 中替换了它。 问题:我刷新自定义 RAM 时序后,官方 EVK 无法启动。经过两次修改,定制主板均未显示生命迹象。 我的问题: 由于我注入新的 lpddr4_timing.c 后官方 EVK 就无法启动,我的 RAM 配置或将其集成到 U-Boot 的方式很可能已损坏。将 i.MX 配置工具输出应用于 U-Boot 2025.04 时是否有任何特定的陷阱?除了修改 lpddr4_timing.c 之外,我还需要修改 spl.c 或任何与 RAM 大小/映射相关的头文件吗? 鉴于我在自定义主板上的调试控制台访问权限为零,诊断启动循环或挂起发生位置的最佳做法是什么? i.MX 8 系列 | i.MX 8QuadMax (8QM) | 8QuadPlus Yocto Project Re: Custom RAM Timing Fails & Absolute Blind Debugging 你好, 你的DDR是LPDDR4x吗?因为 i.mx8mPlus 只支持 LPDDR4,不支持 LPDDR4 x Re: Custom RAM Timing Fails & Absolute Blind Debugging 你好, 谢谢你的回答。我们刚刚发现这就是问题所在,并从 nxp 提供的列表中订购了 W66DP2RQQAHJ 内存。我们看看这是否能解决所有问题。很想听听大家对这款内存条的使用经验,或者在定制主板上使用其他内存条的经验。有什么技巧或窍门吗?
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S32 Design Studio 3.6.7 RFP 版 S32K3 开发包中缺少 NXP GCC 10.2 根据发行说明,S32K3xx 开发包 3.6.7 RFP 包含 GCC 版本 11.4,10.2.0 和 9.4.0。 然而,安装完成后(SW32_S32DS_3.6.7_RFP_D2604_win32.x86_64.exe),目前只有 GCC 11.4 版本,不包括 10.2.0 和 9.4.0。 在“S32DS 扩展和更新”中,我也只能看到 GCC 11.4。GCC 10.2.0 或 GCC 9.4 没有相关选项。 我的操作系统是 Windows 10 x64 22H2。 我正在使用一台离线电脑。我不确定那是不是原因。 编译器 | 汇编器 | 链接器 Re: Missing NXP GCC 10.2 in S32K3 Development Pack for S32 Design Studio 3.6.7 RFP HI 在 Windows 11 上安装 S32 Design Studio 3.6.7 RFP 后,我发现我还需要在 S32DS 扩展和更新中选择并安装 " NXP GCC for Arm 嵌入式处理器 v10.2 build 1728 " 。 NXP GCC for Arm Embedded Processors v10.2 build 1728.png给您带来的不便,我们深表歉意! 祝好, Robin ------------------------------------------------------------------------------- 注: - 如果本帖回答了您的问题,请点击"ACCEPT AS SOLUTION" 按钮。谢谢! - 我们会在最后一次发帖后的 7 周内跟踪主题,之后的回复将被忽略 如果您以后有相关问题,请另开新主题并参考已关闭的主题。 -------------------------------------------------------------------------------
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一条 i3c 总线上允许有多少 P3T1084UK? 对于 P3T1084UK,每条 i3c 总线允许的最大设备数量是多少?  P3T1084UK 支持 I3C 动态地址分配,但根据表 5“I3C 临时 ID 构成”和表 6,PID 位似乎是一个固定值,且与地址引脚配置相关联。这是否意味着在一条 i3c 总线上最多允许 4 个 P3T1084UK?如果我需要 8 个 P3T1084UK,它们需要连接到 2 个 I2C 接口上吗? Re: how many P3T1084UK are allowed on a single i3c bus? 这取决于 A0 配置。 guoweisun_0-1781573924748.png
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Integrating ERIKA RTOS on SPC563 (e200Z3)- Compilation Error While When Converting Assembly (.S) to Hello All,, I am currently using CodeWarrior 2.9 for the SPC563XX(Power Architecture e200Z3), which is equivalent to the MCP563xx microcontroller. While attempting to integrate the ERIKA RTOS for the MCP56xx family, I am encountering the following Compilation  errors: mwldeppc: undefined: 'EE_hal_terminate_savestk'  mwldeppc: Referenced from 'EE_oo_thread_stub' in ee_tstub.o Upon investigation, I found that the function EE_hal_terminate_savestk() is defined in an assembly (.S) file, which does not seem to be included in the compilation process. My toolchain is able to compile .c files, so I attempted to work around the issue by renaming the .S file to a .c file and wrapping the assembly code inside a C-style function (e.g., asm void Fun(){}). My original intention was to reuse the same assembly implementation, only adapting the function definition to match C syntax, so that I could avoid modifying the makefile. However, this approach is resulting in multiple compilation errors, which I find unexpected. Below are some of the errors I am encountering: illegal function definition  undefined identifier 'rlwinm'  undefined identifier 'addis'  undefined identifier 'stw'  undefined identifier 'stmw'  undefined identifier 'mtlr'  undefined identifier 'bl'  undefined identifier 'lwz'  undefined identifier 'addi'  declaration syntax error  ';' expected It appears that the CodeWarrior compiler is not recognizing several PowerPC assembly instructions within the C file. Could you please help me understand: Why these assembly instructions are not being recognized by the compiler? Whether this approach (embedding assembly in a .c file) is valid for this toolchain? How I can properly resolve these compilation errors? Thank you for your support. Best regards, Nagendra Pothula SW Architect AVL ITC India Re: Integrating ERIKA RTOS on SPC563 (e200Z3)- Compilation Error While When Converting Assembly (.S) The compilation errors you are seeing are caused by the fact that PowerPC assembly code is being compiled as C code. By renaming the original .S file to .c and embedding the assembly inside a C function, the compiler attempts to interpret assembly instructions such as rlwinm, addis, stw, etc. as C syntax, which results in errors like “undefined identifier” and “illegal function definition.” This approach is not valid for CodeWarrior, as these instructions are only recognized when processed by the assembler. The correct solution is to keep the original .S file and ensure it is properly included in the build system so that it is compiled by the assembler and linked with the rest of the project. Inline assembly in this form cannot replace a full assembly module used by the RTOS. Please note that ERIKA Enterprise is a third-party open-source RTOS (OSEK/AUTOSAR-like) and is not an NXP product, so its integration and build configuration are outside of NXP’s scope and need to be handled on your side. For reference, you may find the following documentation helpful: Freescale PPC e200 (MPC56xx) support page: https://erika.tuxfamily.org/wiki/index.php?title=Freescale_PPC_e200_%28MPC_56xx%29 Thank you for your understanding. Re: Integrating ERIKA RTOS on SPC563 (e200Z3)- Compilation Error While When Converting Assembly (.S) Thanks for reply, Could you please let me know where can i find the Start-Up code for NXP MPC5634M ??? Re: Integrating ERIKA RTOS on SPC563 (e200Z3)- Compilation Error While When Converting Assembly (.S) Hello team, You are right. After posting my question, I realized that I had made a mistake by simply changing the file from *.s to *.c. I then implemented the same functionality using inline assembly as shown below, and this resolved all compiler and linker errors: void Func(void) {     asm     {        /* Assembly code here */     } }  
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S32G274A 实现SHA256+RSA2048算法 NXPサポートチームの皆様、こんにちは。 現在、S32G274Aプラットフォーム上でHSEの評価を行っており、推奨される実装方法についてご助言いただければ幸いです。 現在の環境: * デバイス: S32G274A * コア:Cortex-M7 * IDE: S32 Design Studio 3.6 * HSEパッケージ: HSE_DEMOAPP_S32G2XX_0_1_0_16 * HSEファームウェア:HSE_FW_S32G2XX_0_1_0_16 現在の進捗状況: * 私はAN14070(「S32G2のCortex-M7コアでHSEデモアプリケーションを実行する方法」)に従っています。 * HSEデモプロジェクトは正常にインポートおよびコンパイルできます。 * ただし、IVTビューを開く際に、S32DSは例外を報告し、IVTビューを作成できません。 com.nxp.swtools.ivt.views.IVTView (必要であれば、エラーログ全体を提供できます。) プロジェクトの目的: 現在、当社のブートローダーはソフトウェアベースのセキュアブートを実装しています。 1. アプリケーションイメージのSHA-256を計算します。 2. フラッシュメモリに保存されている公開鍵を使用して、RSA-2048署名を検証します。 3. 検証が成功した場合のみ、アプリケーションを起動します。 この実装をCortex-M7上のHSEベースのサービスに移行したいと考えています。 質問: 1. AN14070は、S32DS 3.6を搭載したS32G274AのHSE評価における推奨される出発点として、依然として有効ですか? 2. IVT Viewは、以下のようなHSEサービスの評価に必須ですか? * SHA-256 * AES * RSA署名検証 それとも、ブロブイメージの生成とHSEファームウェアのインストールにのみ必要なのでしょうか? 3. HSEファームウェアのインストール後、以下の内容を示す参考例はありますか? * HSEによるSHA-256計算 * HSEによるRSA-2048署名検証 * HSEキーカタログへの公開鍵のインポート 4. Cortex-M7上でソフトウェアベースのセキュアブート実装をHSEサービスに移行する方法を示すアプリケーションノート、トレーニング・マテリアル、またはデモプロジェクトはありますか? 5. アプリケーションにジャンプする前にSHA-256 + RSA2048検証を実行するブートローダーの場合、HSEを使用した推奨移行パスは何ですか? 何かご助言、参考となるプロジェクト、または推奨ドキュメントがあれば大変ありがたいです。 よろしくお願いいたします。 Re: S32G274A 实现SHA256+RSA2048算法 私は3を照合します。次の図に示すIVTViewには、DCD、HSE、アプリケーションブートローダー、ブートの各ブロックが表示されます。 BLOB イメージの生成に関連する構成と自動位置合わせ 我的 S32 Design Studio for S32 Platform 3.6.0打不开IVTビューエラー:ビューを作成できませんでした:com.nxp.swtools.ivt.views.IVTView java.lang.Exception at org.eclipse.ui.internal.ViewReference.createErrorPart(ViewReference.java:115) at org.eclipse.ui.internal.ViewReference.createPart(ViewReference.java:101) at org.eclipse.ui.internal.e4.compatibility.CompatibilityPart.createPart(CompatibilityPart.java:304) at org.eclipse.ui.internal.e4.compatibility.CompatibilityPart.create(CompatibilityPart.java:342) at java.base/jdk.internal.reflect.NativeMethodAccessorImpl.invoke0(ネイティブ方法) at java.base/jdk.internal.reflect.NativeMethodAccessorImpl.invoke(NativeMethodAccessorImpl.java:77) at java.base/jdk.internal.reflect.DelegatingMethodAccessorImpl.invoke(DelegatingMethodAccessorImpl.java:43) at java.base/java.lang.reflect.方法.invoke(方法.java:568) org.eclipse.e4.core.internal.di.MethodRequestor.execute(MethodRequestor.java:58) で発生 org.eclipse.e4.core.internal.di.InjectorImpl.processAnnotated(InjectorImpl.java:976) で発生 org.eclipse.e4.core.internal.di.InjectorImpl.processAnnotated(InjectorImpl.java:938) で発生 org.eclipse.e4.core.internal.di.InjectorImpl.internalInject(InjectorImpl.java:138) で発生 org.eclipse.e4.core.internal.di.InjectorImpl.internalMake(InjectorImpl.java:385) で発生 org.eclipse.e4.core.internal.di.InjectorImpl.make(InjectorImpl.java:311) で発生 Re: S32G274A 实现SHA256+RSA2048算法 こんにちは、 tom9 お問い合わせいただきありがとうございます。 AN14070はCortex-M7の評価における有効な出発点であり続けるが、HSEデモアプリパッケージおよびHSEファームウェアのリファレンスドキュメントと併用することを推奨する。テスト中に発生したエラーの詳細情報を私と共有していただけますか? S32Gへのセキュアブートの適用については、以下の内容を参考にしてください。 S32G_Secure_bootの中国語/英語バージョン。 現時点では、お客様のご要望に直接合致する特定の文書はございません。確認のお手伝いをするために、内部チャネルをご案内します。結果が出たらご連絡します。 BR ジョーイ Re: S32G274A 实现SHA256+RSA2048算法 こんにちは、 tom9 ご返信よろしくお願いします。 この問題はS32DSのバージョンに関連しているはずです。HSE_DEMOAPP_S32G2XX_0_1_0_16_ReadMe.pdf を参照してください。推奨バージョンのご利用をお試しください。 Joey_z_0-1781602323864.png BR ジョーイ Re: S32G274A 实现SHA256+RSA2048算法 ブロブの作成と書き込みは完了しましたが、シリアルポートに印刷情報が表示されず、Trace32でも読み込めません。どこからトラブルシューティングを始めればよいでしょうか?できるだけ早く確認していただけると助かります。 Re: S32G274A 实现SHA256+RSA2048算法 こんにちは、 tom9 1. AN14070に基づいて、ブロブが作成され、フラッシュされます。その後、QSPI経由でブートしてHSEファームウェアをロードし、M7_0を起動します。QSPIブート後、Trace32を使用してM7_0に接続し、SRAMの内容を確認して、アプリケーションが正しいアドレスにロードされているかどうかを確認できます。 2. アプリケーションが正常に起動した後でのみ、HSE デモの .elf ファイルをロードしてください。次に、プロセスの次のステップであるSRAMへの移行に進みます。 BR ジョーイ Re: S32G274A 实现SHA256+RSA2048算法 あなたの回答は私の期待を裏切ります。以下に示すように、現在は正常に情報を印刷できます。 HSE FW バージョン: 0.1.0_1.0.9 HSE FW 画像: ピンク HSE FWが稼働開始しました!状態: HSE_STATUS_RNG_INIT_OK HSE_STATUS_INIT_OK HSE_STATUS_CUST_SUPER_USER プログラムはここで停止し、先に進めませんでした。`DEBUG_LOOP(gZero);` をコメントアウトしたところ、`HSE_Config();` で停止していることがわかりました。/* プライマリイメージのバックアップ */ ASSERT(FLASH_OP_OK == Flash_WriteData_FromFlash(IVT.pSysImage_bck,コード`ITV.pSysImage, MAX_SYS_IMG_SIZE)`がここで停止します。`HSE_Aes_Example`などの後続コードも実行に失敗します。 Re: S32G274A 实现SHA256+RSA2048算法 こんにちは、 tom9 お客様からのご質問は弊社のサポートシステムにて受け付けております。ご依頼内容には複数の問題が含まれており、社内の専門家が既にサポートと回答を開始しております。 BR ジョーイ
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MBDT Reference Examples: RD-BESS1500BUN (1500V) and 400V BMS Design Hi NXP Community, We are developing BMS solutions for both a 1500V (RD-BESS1500BUN) and a 400V battery pack using MATLAB R2023a with the latest compatible MBDT version, targeting the S32K358 BMU and MC33774A CMUs. We have a few questions across three areas and would appreciate any guidance, reference models, or pointers to documentation. 1. MBDT Reference Example – RD-BESS1500BUN (1500V Design) Does NXP provide any MBDT/Simulink reference model or example project targeting the RD-BESS1500BUN hardware? We are specifically looking for a starting point that demonstrates: CMU initialization Cell voltage and temperature measurements Communication between the S32K358 BMU and MC33774A CMUs Basic data acquisition and monitoring framework 2. 400V Design Support For our 400V (based on S32K358) pack design, we need guidance on the following, based on the already provided example project in MBDT. a. SBC Integration in MBDT SBC configuration within Simulink Wake-up management and watchdog servicing SPI communication implementation b. Contactor Driver Control Contactor control within the MBDT framework Pre-charge and contactor sequencing logic Driver status and feedback monitoring Recommended architecture and best practices 3. Application Layer Reference Are there any reference examples demonstrating a BMS application layer covering: BMS state machine (Init → Ready → Run → Fault) Fault detection and handling framework SoC estimation integration Current and power limit calculations Safety monitoring concepts Even a high-level reference model, application note, or example project would be extremely helpful.
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【緊急】S32N55 セキュアデバッグCR - LCからOEM_CLOSEDへの移行後にデバイスのロック解除が失敗 こんにちは、 T32デモフォルダにある以下のスクリプトを使用して、S32N55のセキュアデバッグ用のチャレンジレスポンス値を生成しようとしています。 C:\T32_S32N55\demo\arm\hardware\s32n55\s32n55-evb\s32n55-evb-fss\s32n55-evb_sieve_sram_challenge_response_smartcard.cmm &UID0=FORMAT.HEX(16.,CHIP.SecureChallenge(0)) &UID1=FORMAT.HEX(16.,CHIP.SecureChallenge(1)) &CHAL0=FORMAT.HEX(8.,CHIP.SecureChallenge(2)&0xFFFFFFFF) 現在の状況: ADKP注射:正常に完了しました HSE_LC_OEM_CLOSEDへのライフサイクル移行:完了 しかし、デバイスのロック解除失敗は依然として発生します。 質問: S32N55 上で 256 ビットのチャレンジ/レスポンス (C/R) セキュア デバッグを行うには、ADKP の注入と LC の OEM_CLOSED への遷移以外に、追加の前提条件はありますか? S32K3では、チャレンジ値は以下に示すようにSDAPレジスタを介して直接取得できます。S32N55にも同様のレジスタベースのアプローチはありますか? &SDAP_BASE_ADDRESS=0x40000700 &SDAP_AUTHSTTS = &SDAP_BASE_ADDRESS &SDAP_AUTHCTL = &SDAP_BASE_ADDRESS+0x4 &SDAP_KEYCHAL_0 = &SDAP_BASE_ADDRESS+0x10 &SDAP_KEYCHAL_1 = &SDAP_BASE_ADDRESS+0x14 &SDAP_KEYCHAL_2 = &SDAP_BASE_ADDRESS+0x18 &SDAP_KEYCHAL_3 = &SDAP_BASE_ADDRESS+0x1C &SDAP_KEYCHAL_4 = &SDAP_BASE_ADDRESS+0x20 &SDAP_KEYCHAL_5 = &SDAP_BASE_ADDRESS+0x24 &SDAP_KEYCHAL_6 = &SDAP_BASE_ADDRESS+0x28 &SDAP_KEYCHAL_7 = &SDAP_BASE_ADDRESS+0x2C CHIP.SecureChallenge(2)はS32N55 256ビットチャレンジの正しいコマンドですか、それとも別のT32コマンドが必要ですか? プロジェクトの締め切りは6月19日ですので、迅速なご回答をいただけると大変助かります。 何かご助言いただければ大変ありがたいです。 Re: [URGENT] S32N55 Secure Debug CR - Device Unlock Fail after LC transition to OEM_CLOSED こんにちは、 @EddiePark さらに、デバッグポートのロックを解除するスクリプトを使用する前に、ADKPをVolcanoデータベースに登録する必要があることに注意してください。 詳細については、C:\T32\demo\tools\nxp\sdaf\user_guide.pdf を参照してください。 BR チェイン Re: [URGENT] S32N55 Secure Debug CR - Device Unlock Fail after LC transition to OEM_CLOSED こんにちは、 @EddiePark 投稿ありがとうございます。 1.ご状況は承知いたしました。ご質問内容を確認するため、担当チームに問い合わせました。回答には少々お時間をいただく場合がございますが、できる限りお手伝いさせていただきます。 貴社のテスト環境は、現在も以下の構成に基づいているのでしょうか? - プラットフォーム: S32N55 EVB - HSE FW バージョン: HSE_FW_S32N5_1_0_24_0 - GrayVIP バージョン: SW32N5_GRAYVIP_1_0_22_0 2. S32K3はHSE1を使用し、S32N55はHSE2を使用するため、プロセスは翻訳できない可能性があります。S32K3のチャレンジレスポンスの動作の詳細についてはわかりませんが、私の知る限り、HSE2はアーキテクチャが大きく異なります。 3. 以前の投稿でもお伝えしたように、S32N55はまだ試作段階にあるため、弊社のルールに従ってコミュニティ投稿へのサポートが限られることを申し訳なく思います。 4. お客様のご事情が緊急であることは承知しております。可能であれば、販売代理店またはNXPの担当者にご連絡いただき、試作シリコンに関するご質問について直接サポートを受ける方が効率的です。 BR チェイン
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