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ディスカッション

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S32K328:CM7_0 CM7_2 DTCMバックドアへのアクセスが不正確なバスフォールトを引き起こす NXPチームの皆様、こんにちは。   当社では、RTD 7.xを搭載したS32K328を使用しています。   ソフトウェアのセットアップ: - CM7_0はブートローダーを実行します。 - CM7_1は第二のアプリケーションで使用されます。 - CM7_2はアプリケーションコードの実行を目的としていません。 - TCMバックドア/AHBS経路を通じてCM7_2 DTCMをシステムメモリとして使用できるかどうかCM7_0評価しています。   リファレンス・マニュアルの文脈: 「メモリマップ」章では、ITCM/DTCMは他のマスター、特にCortex-M7コアやeDMAから32ビットAHBSインターフェースからアクセス可能であると述べられています。 「TCMをシステムメモリとして」のセクションでは、有効化されたコアは無効化または待機中のコアのTCMを以下以下で使用可能とされています: 1. ターゲットコアTCMコントローラクロックの有効化: MC_ME PRTN2_COFB2_CLKEN[REQ64] for Cortex-M7_2 2. ターゲットコアCPUWAITの設定: DCM_GPR DCMRWF4[CM7_2_CPUWAIT] 3. ターゲットコアクロック/アクセスパスの有効化: MC_ME PRTN0_CORE4_PCONF[CCE]   私たちが試したこと: 1. DCM_GPR DCMRWF4[CM7_2_CPUWAIT]を設定します。 2. MC_ME PRTN2_COFB2_CLKEN[REQ64]を設定します。 3. MC_ME PRTN2_PUPD[PCUD]を設定します。 4. MC_ME CTL_KEYシーケンスを適用しました。 5. PRTN2_PUPD[PCUD]がクリアされるまで待機しました。 6. PRTN2_COFB2_STATを読み取り、bit0/BLOCK64がアクティブであることを確認した。 7. MC_ME PRTN0_CORE4_PCONF[CCE]を設定します。 8. MC_ME PRTN0_CORE4_PUPD[CCUPD]を設定します。 9. MC_ME CTL_KEYシーケンスを適用しました。 10. PRTN0_CORE4_STAT[CCS]が1になるまで待機しました。 11. 実験のため、MPUを一時的に無効にした。 12. CM7_2 DTCMバックドアアドレスへの32ビット書き込みを1回試行しました。   観測結果: - PRTN2_COFB2_STATはTCMコントローラのクロック要求がアクティブであることを示します。 - PRTN0_CORE4_STAT[CCS] が 1 になります。 - CM7_2 DTCMバックドア領域への最初の32ビット書き込みにより、不正確なバスフォルトが発生し、ハードフォルトにエスカレートします。   質問: 1.S32K328の場合、CM7_0からアクセス可能な正しいCM7_2 DTCMバックドア/システムアドレス範囲は何ですか? 2. CM7_2 CM7_0 CM7_2がCPU待機中にいる間、DTCMバックドアアクセスはサポートされていますか? 3.MC_MEとDCM_GPRの設定以外に、CM7_0がCM7_2のDTCMバックドアに書き込めるようにするには、XRDCの設定が必要ですか? 4. テストのためにMPUを一時的に無効にした場合でも、MPU領域は必要ですか? 5. TCMバックドアパスを使用する前に、MSCM/MCM/XBIC/ENEDCの設定が必要ですか? 6.PRTN2_COFB2_STAT[BLOCK64]はTCMコントローラークロックが有効であることCM7_2確認するための正しいステータスビットでしょうか? 7. PRTN0_CORE4_STAT[CCS]は、クロック/アクセスパスが有効であることCM7_2確認するための正しいステータスビットでしょうか? 8. バックドアアクセスによるDTCM ECC初期化の場合、CM7_0からの32ビット書き込みで十分でしょうか? 9. 最初のバックドア書き込みによって不正確なバスフォルトが発生した場合、その障害がXRDC、インターコネクト、またはマッピングされていないアドレスのいずれに起因するものかを特定するために、どのフォルト/XRDCレジスタをチェックする必要がありますか?   現在の目標: 私たちは最小限の煙試験のみを検証したいのです。 - CM7_2 DTCMバックドアへの32ビット書き込み1回、 - それから読み返します、 - 生産用途を検討する前に。   よろしくお願いします。 Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault こんにちは、 @krishna_Bugudi さん、 1. S32K3xx_memory_map.xlsx を参照してください。DTCM_2 バックドア (アドレス 0x21800000) 2. はい 3. なし 4. なし 5. なし 6. はい、RMのセクション3.4「TCMをシステムメモリとして」を参照してください。 7. はい 8. はい、RMの表102を参照してください。メモリECC初期化の概要 9. XRDCが無効になっていると書かれていましたね。したがって、XRDCによって報告されることはない。 住所はどこに書きますか? よろしくお願いいたします。 ダニエル Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault こんにちは、ダニエルさん。   ご確認いただきありがとうございます。   テストを更新してRM/NXPの手順に完全に準拠するようにしましたが、依然としてストアのハングアップが発生しています。   確認済みの住所: 私たちは以下の宛先に手紙を書いています。   0x21800000   これはS32K3xx_memory_map.xlsxと一致します。   DTCM_2 バックドア: - 開始アドレス: 0x21800000 - 終了アドレス: 0x2181FFFF - S32K328実装サイズ:128KB   メモリマップには、PRAM2_TCM_XBICがS32K328の以下の場所に存在することも示されています。 0x40408000 - 0x4040BFFF   そしてそれを次のように説明しています。 「クロスバー整合性チェッカー(PRAM2およびTCMバックドアAHBスプリッター)」   一方、0x40400000 の TCM_XBIC は S32K328 用に予約済みとしてマークされています。   最新のテストシーケンス:   1. MC_ME PRTN2_COFB2_CLKEN[REQ64]を設定します。 2. MC_ME PRTN2_PUPD[PCUD]を設定します。 3. MC_ME CTL_KEYシーケンスを適用します。 4. PRTN2_PUPD[PCUD]がクリアされるまで待ちます。 5. PRTN2_COFB2_STATを読み込む。   観察結果: PRTN2_COFB2_STAT = 0x00000039   6. DCM_GPR DCMRWF4[CM7_2_CPUWAIT]を設定します。 読み上げ確認: DCMRWF4 = 0x00080000   7. MC_ME PRTN0_CORE4_ADDR を安全なループアドレスに設定します。 読み返し: PRTN0_CORE4_ADDR = 0x00402408   8. MC_ME PRTN0_CORE4_PCONF[CCE]を設定します。 9. MC_ME PRTN0_CORE4_PUPD[CCUPD]を設定します。 10. MC_ME CTL_KEYシーケンスを適用します。 11. PRTN0_CORE4_STAT[CCS]が1になるまで待ちます。   観察結果: PRTN0_CORE4_STAT = 0x00000001   12. MPU CM7_0一時的に無効化して隔離する。 無効化前のMPU_CTRL = 0x00000003   13. 32ビット書き込みを1回試行します。   *(volatile uint32_t *)0x21800000 = 0u;   最新のパンくずリスト:   [CORE2_DTCM_SMOKE] S4B: WORD0 書き込み開始アドレス=0x21800000   店舗の次のパンくずリストに到達していません。   [CORE2_DTCM_SMOKE] S4B1: DSBの前にWORD0ストアが発行されました   そのため、ストア自体が次の指示に到達する前に停止したり完了しないように見えます。今回の最新のテストでは、DSB(深層破壊領域)には到達していません。   質問: あなたが確認した内容: - 0x21800000 は正しい DTCM_2 バックドア アドレスです。 - CM7_2がCPUWAIT中である間はCM7_0アクセスがサポートされます。 - XRDC/MPU/MSCM/MCM/XBIC/ENEDC の追加設定は不要です。 - PRTN2_COFB2_STAT[BLOCK64] は正しいステータスビットです。 - PRTN0_CORE4_STAT[CCS] は正しいステータスビットです。 - 32ビット書き込みはDTCM ECC初期化に有効です。   最初の32ビットストアが完成前に0x21800000止まる原因は何でしょうか?   S32K328のPRAM2_TCM_XBIC(アドレス0x40408000)でTCMバックドアAHBスプリッタエラーを検査すべきでしょうか?   もしそうなら、以下の場所を教えていただけますか: 1.PRAM2_TCM_XBIC ステータス/エラーレジスタを読み取ります。 2. DTCM_2バックドアトランザクションの失敗時に想定されるエラー表示。 3. アクセスを再試行する前にエラークリアシーケンスが必要かどうか。 4. ストアが完了しなかった場合にキャプチャする必要のあるその他の MC_ME/DCM/MSCM/XBIC/fault レジスタ。   よろしくお願いいたします。 クリシュナ Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault こんにちは、クリシュナさん。 Copilot は次のように述べています。「テストしたところ、プロジェクトでデフォルトの MPU が有効になっている場合 (system.c で設定) にのみこのエラーを再現できました。」S32DS RTDプロジェクトによって生成されました。プロジェクトでMPUが無効化されているかどうかを確認するためにMPUレジスタをダンプすることはできますか? よろしくお願いいたします。 ダニエル
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不支持 S32K344 的 PlatformSDK_S32K3_2022_03 版本 您好, 之前我开发了基于 S32K344 WB 板的 S32K344 代码。该平台为 S32DS.3.4 和 RTD AUTOSAR 4.4.2,项目运行良好。 现在我想开发 S32G3 代码,这需要 S32DS.3.5。所以我卸载了 S32DS.3.4 和 RTD 4.4.2,安装了 S32DS.3.5。安装完成后,我开始安装扩展程序和更新。我找不到 S32K3 的 RTD 4.4.2 版本,所以我只能安装 S32K3 的 RTD 3.0.0 版本。版本。K3 的 RTD 安装完成后,我导入了旧的 S32K344 项目并尝试打开 *.mex 文件,但项目提示“当前工具不支持 S32K344 的 PlatformSDK_S32K3_2022_03 版本”。如何解决这个问题? Re: Don't support S32K344's PlatformSDK_S32K3_2022_03 version 嗨,朱利安, 感谢你的回复。我在 S32DS.3.5 和 K3 RTD3.0.0 中创建了一个新的应用程序项目,但在新项目中找不到 *.mex 文件。 步骤1:选择S32K344和M7(Gcc 10.2 for arm 32 bit) 步骤2.选择核心和参数 步骤3。我获取了新项目 s32k3_can_uart_rtd3,但我找不到之前在 S32DS.3.4 实例中存在的以下文件。 .ClockConfigurationMappings.txt .ClockYaml.txt .s32k3_wb_can_rtd3.mex .S32K344_flash.cmm 文件 .RTD文件夹。 那么,我的新RTD3.0.0项目遇到了什么问题呢? Re: Don't support S32K344's PlatformSDK_S32K3_2022_03 version 嗨@Jimmybai , 这仅仅是 RTD 2.0.0 和 RTD 3.0.0 之间的不兼容错误。遗憾的是,没有简单的方法可以直接从 2.0.0 版本导入到 3.0.0 版本。我建议手动移植您的应用程序: 1.在您新的安装了 RTD 3.0.0 的 S32DS 实例中,通过“文件 > 新建 > S32DS 应用程序项目”创建一个新项目 2. 选择处理器、NXP GCC 10.2 工具链,并在下一个窗口中附加新的 RTD 3.0.0。 3. 项目创建完成后,将现有项目中的所有源文件复制并粘贴到新项目中。 4. 最后,打开 .mex 文件手动将配置文件复制到该文件中。 您可以尝试使用“导入 > S32 配置工具 > 导入配置 (*.mex)”选项导入 .mex 文件。但是,我发现 RTD 2.0.0 及以下版本在 S32CT 中大多会造成错误,手动移植应用程序是一个更好的解决方案。 此致, 朱利安 Re: Don't support S32K344's PlatformSDK_S32K3_2022_03 version 你好@Jimmybai , 您是否已将RTD添加到项目中? 此致, 朱利安
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ARC Raiders U4N Trials Season 5 Brings New Challenges ARC Raiders Season 5 Trials is preparing to change the way players approach the endgame with a new collection of objectives, combat challenges, and cosmetic rewards. As players return to the Rust Belt, many are looking for better ways to prepare their loadouts, complete seasonal goals, and collect valuable resources. Understanding systems like ARC Raiders BluePrints can help players plan their progression and make better decisions before entering difficult encounters. The new Trials season arrives after Season 4 concludes on July 7, 2026, bringing fresh content focused on skill, adaptability, and experimentation. With new objectives and ranking rewards, players who manage their equipment carefully and understand the battlefield will have more opportunities to succeed. Many players are also watching the seasonal economy closely, including the availability of ARC Raiders BluePrints and other useful resources. Season 5 Introduces More Diverse Trial Objectives Trials Season 5 officially starts on July 7, 2026, at 12:00 UTC and runs until September 30, 2026, at 07:00 UTC. During this period, players can complete challenges, improve their rankings, and unlock exclusive rewards based on their performance. The updated objective system focuses on creating more variety during matches. Instead of repeating the same strategies every round, players will need to adjust their playstyle depending on the requirements of each Trial. Some objectives require players to damage specific ARC units with certain weapons, while others test survival skills in dangerous situations. One of the highlighted challenges involves taking explosive “Pop” damage directly. This type of objective encourages players to take risks and carefully manage their health, positioning, and timing. It creates situations where smart decision-making becomes just as important as combat ability. Returning objectives will also remain available, giving experienced players familiar tasks while adding new challenges for those who want to improve. This combination helps maintain the identity of Trials while keeping each season feeling different. Combat Challenges Encourage Loadout Experimentation A major focus of Season 5 is encouraging players to explore different equipment choices. In many games, players eventually settle on comfortable weapons and strategies. Trials works differently by rewarding those who are willing to experiment. Players may need to switch weapons, adjust movement habits, or change their approach to enemy encounters. A weapon that is rarely used in normal gameplay could become extremely useful for completing a specific challenge. This creates a stronger connection between preparation and success. The increased ARC activity mentioned by the developers also adds more pressure to every mission. Players must think about when to fight, when to avoid danger, and how to use their resources effectively. These decisions can make the difference between completing a Trial and losing valuable progress. Scorta Outfit Rewards Show Seasonal Progress The biggest reward in Season 5 is the Scorta outfit, which changes based on a player’s final ranking. This system gives competitive players a visible way to show their achievements after the season ends. Players reaching higher tiers, including Hotshot and Cantina Legend, can unlock special red and blue versions of the outfit. These cosmetic rewards represent strong seasonal performance and allow experienced players to stand out during future battles. Additional rewards include the Green Bruiser backpack, Pressure Gauge backpack charm, Hydraulic Pump backpack attachment, and the “Come at me” emote. These items focus on customization while giving players more ways to personalize their characters. The reward structure shows that Trials is becoming an important part of ARC Raiders’ long-term progression. Players are not only completing challenges for temporary benefits but also building a collection that reflects their achievements. Season 5 Expands the Future of ARC Raiders With new objectives, improved progression, and exclusive cosmetics, Trials Season 5 gives players more reasons to return to the Rust Belt. The combination of combat challenges and ranking rewards creates a system that supports both competitive players and those who simply enjoy improving their skills. For players who want to stay prepared throughout the season, managing resources and upgrading their collection remains important. Reliable access to useful gear can make difficult missions easier, especially when facing stronger enemies and unpredictable situations. The growing demand for seasonal resources has also made ARC Raiders Items for sale a topic many players follow when preparing their next adventure. Having the right equipment and materials available can help players focus more on completing Trials instead of struggling with preparation. As Season 5 continues, the challenge system will likely become another major part of the ARC Raiders experience. Players who adapt quickly, experiment with different strategies, and build strong collections will have the best chance of standing out during the new season.
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S32K328:CM7_0 访问 CM7_2 DTCM 后门导致总线故障不精确 您好,NXP团队,   我们正在使用 S32K328 和 RTD 7.x。   软件设置: - CM7_0 运行引导加载程序。 - CM7_1 被第二个应用程序使用。 - CM7_2 不用于执行应用程序代码。 - 我们正在评估 CM7_0 是否可以通过 TCM 后门/AHBS 路径使用 CM7_2 DTCM 作为系统内存。   参考手册内容: “内存映射”章节指出,其他主设备(包括其他 Cortex-M7 内核和 eDMA)可以通过 32 位 AHBS 接口访问 ITCM/DTCM。 “TCM 作为系统内存”部分指出,已启用的核心可以在以下情况下使用已禁用/等待的核心的 TCM: 1. 启用目标核心 TCM 控制器时钟: MC_ME PRTN2_COFB2_CLKEN[REQ64] 适用于 Cortex-M7_2 2. 设置目标核心 CPUWAIT: DCM_GPR DCMRWF4[CM7_2_CPUWAIT] 3. 启用目标内核时钟/访问路径: MC_ME PRTN0_CORE4_PCONF[CCE]   我们尝试了: 1. 设置 DCM_GPR DCMRWF4[CM7_2_CPUWAIT]。 2. 设置 MC_ME PRTN2_COFB2_CLKEN[REQ64]。 3. 设置 MC_ME PRTN2_PUPD[PCUD]。 4. 应用 MC_ME CTL_KEY 序列。 5. 等待 PRTN2_PUPD[PCUD] 清除。 6. 读取 PRTN2_COFB2_STAT 并观察到 bit0/BLOCK64 处于活动状态。 7. 设置 MC_ME PRTN0_CORE4_PCONF[CCE]。 8. 设置 MC_ME PRTN0_CORE4_PUPD[CCUPD]。 9. 应用 MC_ME CTL_KEY 序列。 10. 等待 PRTN0_CORE4_STAT[CCS] 变为 1。 11. 为进行实验,暂时禁用了 MPU。 12. 尝试向 CM7_2 DTCM 后门地址进行一次 32 位写入。   观察到的结果: - PRTN2_COFB2_STAT 表示 TCM 控制器时钟请求处于活动状态。 - PRTN0_CORE4_STAT[CCS] 变为 1。 - 首次向 CM7_2 DTCM 后门区域写入 32 位数据会导致不精确的 BusFault 升级为 HardFault。   问题: 1.对于 S32K328,从 CM7_0 可访问的正确 CM7_2 DTCM 后门/系统地址范围是什么? 2. 当 CM7_2 处于 CPUWAIT 状态时,是否支持从 CM7_0 访问 CM7_2 DTCM 后门? 3.除了 MC_ME 和 DCM_GPR 设置之外,是否还需要任何 XRDC 配置才能允许 CM7_0 写入 CM7_2 DTCM 后门? 4. 即使在测试中暂时禁用 MPU,是否也需要任何 MPU 区域? 5. 使用 TCM 后门路径之前是否需要进行任何 MSCM/MCM/XBIC/ENEDC 设置? 6.PRTN2_COFB2_STAT[BLOCK64] 是否是确认 CM7_2 TCM 控制器时钟是否活动的正确状态位? 7. PRTN0_CORE4_STAT[CCS] 是否是确认 CM7_2 时钟/访问路径是否处于活动的正确状态位? 8. 对于通过后门访问进行 DTCM ECC 初始化,从 CM7_0 写入 32 位是否足够? 9. 如果第一次后门写入导致不精确的总线故障,应该检查哪些故障/XRDC 寄存器来确定故障是由于 XRDC、互连还是未映射地址引起的?   当前目标: 我们只想验证一个最基本的冒烟测试: - 对 CM7_2 DTCM 后门进行一次 32 位写入, 然后回读, 在考虑任何生产用途之前。   谢谢! Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault 你好@krishna_Bugudi , 1. 请参阅 S32K3xx_memory_map.xlsx 文件,DTCM_2 后门位于 0x21800000 2. 是 3. 无 4. 无 5. 无 6. 是的,请参阅 RM 第 3.4 节 TCM,即系统内存。 7. 是 8. 是的,请参阅 RM,表 102。内存 ECC 初始化摘要 9. 您提到XRDC已被禁用。因此,XRDC 不会报告此问题。 你要写什么地址? 此致, 丹尼尔 Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault 你好,丹尼尔,   谢谢你的确认。   我们已更新测试,使其完全按照 RM/NXP 的顺序执行,但仍然看到商店挂起。   已确认地址: 我们写信给:   0x21800000   这与 S32K3xx_memory_map.xlsx 匹配:   DTCM_2 后门: 起始地址:0x21800000 - 结束地址:0x2181FFFF - S32K328 实现大小:128 KB   内存映射表还显示 PRAM2_TCM_XBIC 位于 S32K328 的以下位置: 0x40408000 - 0x4040BFFF   并将其描述为: “横杆完整性检查器(PRAM2 和 TCM 后门 AHB 分线器)”   TCM_XBIC 位于 0x40400000,标记为 S32K328 保留。   最新测试序列:   1. 设置 MC_ME PRTN2_COFB2_CLKEN[REQ64]。 2. 设置 MC_ME PRTN2_PUPD[PCUD]。 3. 应用 MC_ME CTL_KEY 序列。 4. 等待 PRTN2_PUPD[PCUD] 清除。 5. 读取 PRTN2_COFB2_STAT。   观察到: PRTN2_COFB2_STAT = 0x00000039   6. 设置 DCM_GPR DCMRWF4[CM7_2_CPUWAIT]。 回读确认: DCMRWF4 = 0x00080000   7. 将 MC_ME PRTN0_CORE4_ADDR 设置为安全循环地址。 回读: PRTN0_CORE4_ADDR = 0x00402408   8. 设置 MC_ME PRTN0_CORE4_PCONF[CCE]。 9. 设置 MC_ME PRTN0_CORE4_PUPD[CCUPD]。 10. 应用 MC_ME CTL_KEY 序列。 11. 等待 PRTN0_CORE4_STAT[CCS] 变为 1。   观察到: PRTN0_CORE4_STAT = 0x00000001   12. 暂时禁用 CM7_0 MPU 进行隔离。 禁用前的 MPU_CTRL = 0x00000003   13. 尝试一次 32 位写入操作:   *(volatile uint32_t *)0x21800000 = 0u;   最新面包屑日志:   [CORE2_DTCM_SMOKE] S4B:WORD0 写入开始地址=0x21800000   商店之后的下一个面包屑导航:   [CORE2_DTCM_SMOKE] S4B1:WORD0 存储于 DSB 之前   因此,商店本身似乎在执行到以下指令之前就停滞不前或未能完成。在最新的测试中,DSB 并未达到。   问题: 既然你已经确认了这一点: - 0x21800000 是正确的 DTCM_2 后门地址, - 当 CM7_2 处于 CPUWAIT 状态时,支持对 CM7_0 的访问, - 无需额外的 XRDC/MPU/MSCM/MCM/XBIC/ENEDC 设置, - PRTN2_COFB2_STAT[BLOCK64] 是正确的状态位, - PRTN0_CORE4_STAT[CCS] 是正确的状态位, - 32 位写入对 DTCM ECC 初始化有效,   什么原因会导致第一次 32 位存储到 0x21800000 的操作在完成前停滞?   我们是否应该检查 S32K328 上 0x40408000 处的 PRAM2_TCM_XBIC 是否存在 TCM 后门 AHB 分路器错误?   如果可以,请您提供以下信息: 1.要读取的 PRAM2_TCM_XBIC 状态/错误寄存器。 2. DTCM_2 后门交易失败的预期错误指示。 3. 在重试访问之前是否需要任何错误清除序列。 4. 当存储操作未完成时,应捕获的任何其他 MC_ME/DCM/MSCM/XBIC/故障寄存器。   此致, 克里希那 Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault 你好,克里希纳, Copilot 说:我已经测试过了,只有当项目中启用默认 MPU(在 system.c 中配置)时才会出现此错误。由 S32DS RTD 项目生成)。能否导出 MPU 寄存器,以验证您的项目中是否禁用了 MPU? 此致, 丹尼尔
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S32K344のPlatformSDK_S32K3_2022_03バージョンはサポートしないでください こんにちは、 以前、私はS32K344 WBボードをベースにS32K344コードを開発しました。プラットフォームはS32DS.3.4、RTD AUTOSAR 4.4.2で、プロジェクトは良好に機能しています。 今度はS32G3コードを開発したいのですが、そのためにはS32DS.3.5が必要です。そこでS32DS.3.4とRTD 4.4.2をアンインストールし、S32DS.3.5をインストールしました。インストールが完了したら、拡張機能とアップデートのインストールを開始します。S32K3のRTD 4.4.2バージョンが見つからないので、S32K3のRTD 3.0.0をインストールするしかありませんバージョン。K3のRTDインストールが終わった後、古いS32K344プロジェクトをインポートして*.mexファイルを開こうとしましたが、「現在のツールはS32K344のPlatformSDK_S32K3_2022_03バージョンをサポートしていません」というプロンプトが表示されます。この問題を解決するにはどうすればよいでしょうか? Re: Don't support S32K344's PlatformSDK_S32K3_2022_03 version こんにちは、ジュリアンさん。 お返事ありがとうございます。S32DS.3.5とK3 RTD3.0.0で新しいアプリケーションプロジェクトを作成しましたが、新しいプロジェクトで*.mexファイルが見つかりません。 ステップ1:S32K344とM7(Arm 32ビット用GCC 10.2)を選択する ステップ2。コアとパラメータを選択してください ステップ3。新しいプロジェクトs32k3_can_uart_rtd3を取得しますが、以下のファイルがS32DS.3.4インスタンスに存在しませんでした。 .ClockConfigurationMappings.txt .ClockYaml.txt .s32k3_wb_can_rtd3.mex .S32K344_flash.cmm ファイル .RTDフォルダ。 では、私の新しいRTD3.0.0プロジェクトで問題は何でしょうか? Re: Don't support S32K344's PlatformSDK_S32K3_2022_03 version こんにちは、 @Jimmybai さん。 これは単にRTD 2.0.0とRTD 3.0.0間の互換性の問題です。残念ながら、2.0.0から3.0.0へ直接インポートする簡単な方法はありません。代わりに、手動でアプリケーションを移植することをお勧めします: 1.RTD 3.0.0 を搭載した新しい S32DS インスタンスでは、「File > New > S32DS Application Project」を通じて新しいプロジェクトを作成する 2. プロセッサ、NXP GCC 10.2ツールチェーンを選択し、次のウィンドウで新しいRTD 3.0.0を付けます。 3. プロジェクトが作成されたら、既存のプロジェクトからすべてのソースファイルをコピーして上書きします。 4. 最後に、.mexファイルを開きます。ファイルを作成し、設定を手動でコピーします。 「S32 Configuration Tools > インポート > Import Configuration (*.mex)」オプションを使って.mexをインポートしてみてくださいしかし、RTD 2.0.0以降は主にS32CTでエラーが発生し、手動で移植する方が良い解決策だと感じています。 よろしくお願いします、 ジュリアン Re: Don't support S32K344's PlatformSDK_S32K3_2022_03 version こんにちは、 @Jimmybai さん、 RTDをプロジェクトに添付しましたか? よろしくお願いします、 ジュリアン
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EB ERROR hello everyone: There is an error when activating EB Tresos: ERROR: flxActAppActivationSend (50040,41147,10248) The quantity specified exceeds maximum quantity allowed (0). Connection to FlexNet Operations Server failed. My code is 7416-E905-5CC2-F20A, which is valid until 09/30/2026. Could anyone advise on how to resolve this? I would appreciate your help. Re: EB ERROR Hello, It means all the free licenses we get from EB are now depleted. It usually takes few days until new one will appear at the NXP web. best regards, Peter
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AUTOSARでEBtresosを使ってみましたが、アクティベートできませんでした。 こんにちは、 AUTOSARでEBtresosを使ってみようとしたのですが、有効化できませんでした。 アクティベーションコード:7416-E905-5CC2-F20A エラー: flxActAppActivationSend (50040,41147,10248) 指定された数量は、最大許容数量(0)を超えています。 FlexNetオペレーションサーバーへの接続に失敗しました。 そのため、EBtresosを使用するには別の認証コードが必要です。 ありがとう! Re: 在 AUTOSAR 中使用 EBtresos,但未能激活。 ハイ ご迷惑をおかけして申し訳ございません!この件については既に社内チームに報告済みです。返信があり次第、ご連絡いたします。 敬具、ロビン Re: 在 AUTOSAR 中使用 EBtresos,但未能激活。 ご辛抱いただきありがとうございます。 社内チームがウェブページ上のアクティベーションコードを更新しました。 最新の認証コードを確認するには、以下のリンクをクリックしてください。 S32K3標準ソフトウェア - > オートモーティブ SW - EB tresos Studio / AUTOSAR Configuration Tool - > EB tresos Studio 29.0.0
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RDDRONE-BMS772开发板 我想了解关于RDDRONE-BMS772这个型号的板子,板子上包含有外部温度传感器的引脚,配件里也有热敏电阻,这个板子能用来测量电池的温度吗?但是板子的配件里只写了热敏电阻,没写温度传感器,如果板子可以用来可以测量温度的话温度传感器需要自己买吗?温度传感器又应该安装在什么地方? Re: RDDRONE-BMS772开发板 你好 fan007 再会! 我想了解更多关于RDDRONE-BMS772板的信息。 它包含用于外部温度传感器的引脚,配件中还包含一个热敏电阻。这个板可以用来测量电池温度吗?但是,配件清单上只列出了热敏电阻,没有列出温度传感器。如果该电路板可以用来测量温度,我是否需要单独购买温度传感器?温度传感器应该安装在哪里? 在《RDDRONE-BMS772 参考设计入门指南》中,您可以找到一个章节,其中描述了购买此板所包含的所有内容。 是的,它包含一个带电缆的外部热敏电阻,可以用作温度传感器。不过,您也可以使用您认为更可靠的其他传感器。电路板上确实有一个专用的端口用于连接此传感器。有关其连接和使用的更多详细信息,请参阅我们网站上提供的文档。 请查看: UM11421,RDDRONE-BMS772 参考设计 - 用户指南(您需要注册账号才能访问此文档) RDDRONE-BMS772 可以选配外部温度传感器。 使用连接器 J1 的电路板。该外部传感器的应用示例是: 监测电池组内部各电芯的温度。 希望这些信息对您有所帮助,如果您还需要其他帮助,请告诉我。 祝你今天过得愉快,一切顺利。
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Zephyr:支持 RW61X 的压缩固件 CONFIG_NXP_COMPRESS_WIFI_NB_FW 默认在https://github.com/nxp-zephyr/nxp-zephyr/commit/e64f39fa2a05edec7bd8a2b24d9f1236c43d6c35中启用 如果没有 rw61x_sb_wifi_a2_compressed.bin 文件,Cmake 将失败。是否缺少压缩步骤?支持哪些压缩方法? 我没有看到加载器有任何变化。它能自动处理压缩固件吗? Re: zephyr: support compressed FW for RW61X 我现在看到有NXP Zephyr论坛。应该把它移到那里吗? Re: zephyr: support compressed FW for RW61X 我使用的是 nxp-v4.4-branchzephyr/samples/net/wifi/shell 在 frdm_rw612 上。 我明白发生了什么。我忽略了这个西部更新错误: === 正在更新 wifi_nb_fw (modules/hal/nxp/zephyr/blobs): 致命错误:目标路径“modules/hal/nxp/zephyr/blobs”已存在且不是空目录。 然后,为了获取固件,我按照https://docs.zephyrproject.org/latest/boards/nxp/frdm_rw612/doc/index.html#wireless-connectivity-support中的说明,使用了“west blobs fetch hal_nxp”命令。 这样就无法下载压缩图像,导致我在设置 CONFIG_NXP_COMPRESSED_WIFI_NB_FW 时看到错误。 blobs 目录中已经包含来自以下位置的文件: https://github.com/nxp-zephyr/hal_nxp/tree/nxp-v4.4-branch/zephyr/blobs/license/ 我使用的是来自 .mcuxpressotools/.mcux-venv-3.12/bin/west 的 west。版本号为 v1.5.0。 我尝试了一个旧版本(v1.3.0),west 只是将仓库添加到现有的非空目录中,并没有报错。 Re: zephyr: support compressed FW for RW61X 你好, 希望你一切都好。请问您具体在测试什么? 您是在参考具体的例子吗? 你做了任何修改吗? 顺祝商祺! 里卡多
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S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault Hello NXP team,   We are using S32K328 with RTD 7.x.   Software setup: - CM7_0 runs a bootloader. - CM7_1 is used by a second application. - CM7_2 is not intended to execute application code. - We are evaluating whether CM7_0 can use CM7_2 DTCM as system memory through the TCM backdoor/AHBS path.   Reference Manual context: Chapter “Memory Map” says ITCM/DTCM can be accessed through the 32-bit AHBS interface by other masters, including other Cortex-M7 cores and eDMA. The “TCM as system memory” section says an enabled core can use TCM of a disabled/waiting core after: 1. Enabling the target core TCM controller clock:    MC_ME PRTN2_COFB2_CLKEN[REQ64] for Cortex-M7_2 2. Setting target core CPUWAIT:    DCM_GPR DCMRWF4[CM7_2_CPUWAIT] 3. Enabling target core clock/access path:    MC_ME PRTN0_CORE4_PCONF[CCE]   What we tried: 1. Set DCM_GPR DCMRWF4[CM7_2_CPUWAIT]. 2. Set MC_ME PRTN2_COFB2_CLKEN[REQ64]. 3. Set MC_ME PRTN2_PUPD[PCUD]. 4. Applied MC_ME CTL_KEY sequence. 5. Waited for PRTN2_PUPD[PCUD] to clear. 6. Read PRTN2_COFB2_STAT and observed bit0/BLOCK64 active. 7. Set MC_ME PRTN0_CORE4_PCONF[CCE]. 8. Set MC_ME PRTN0_CORE4_PUPD[CCUPD]. 9. Applied MC_ME CTL_KEY sequence. 10. Waited for PRTN0_CORE4_STAT[CCS] to become 1. 11. Disabled MPU temporarily for the experiment. 12. Tried a single 32-bit write to the CM7_2 DTCM backdoor address.   Observed result: - PRTN2_COFB2_STAT indicates the TCM controller clock request is active. - PRTN0_CORE4_STAT[CCS] becomes 1. - The first 32-bit write to the CM7_2 DTCM backdoor region causes an imprecise BusFault escalated to HardFault.   Questions: 1. For S32K328, what is the correct CM7_2 DTCM backdoor/system address range accessible from CM7_0? 2. Is CM7_2 DTCM backdoor access from CM7_0 supported while CM7_2 remains in CPUWAIT? 3. Besides MC_ME and DCM_GPR setup, is any XRDC configuration required to allow CM7_0 to write to CM7_2 DTCM backdoor? 4. Is any MPU region required even if MPU is temporarily disabled for the test? 5. Is any MSCM/MCM/XBIC/ENEDC setting required before using the TCM backdoor path? 6. Is PRTN2_COFB2_STAT[BLOCK64] the correct status bit to confirm CM7_2 TCM controller clock is active? 7. Is PRTN0_CORE4_STAT[CCS] the correct status bit to confirm CM7_2 clock/access path is active? 8. For DTCM ECC initialization through backdoor access, is a 32-bit write from CM7_0 sufficient? 9. If the first backdoor write causes an imprecise BusFault, which fault/XRDC registers should be checked to identify whether the failure is due to XRDC, interconnect, or unmapped address?   Current goal: We only want to validate a minimal smoke test: - one 32-bit write to CM7_2 DTCM backdoor, - then readback, - before considering any production use.   Thank you. Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault Hello @krishna_Bugudi, 1. Refer to the S32K3xx_memory_map.xlsx, DTCM_2 backdoor at 0x21800000 2. Yes 3. No 4. No 5. No 6. Yes, refer to RM, Section 3.4 TCM as system memory 7. Yes 8. Yes, refer to RM, Table 102. Memory ECC initialization summary 9. You wrote that XRDC is disabled. So, it won't be reported by XRDC.  What address do you write? Regards, Daniel Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault Hello Daniel,   Thank you for the confirmation.   We updated the test to follow the RM/NXP sequence exactly and are still seeing the store hang.   Confirmed address: We are writing to:   0x21800000   This matches S32K3xx_memory_map.xlsx:   DTCM_2 Backdoor: - Start address: 0x21800000 - End address:   0x2181FFFF - S32K328 implemented size: 128 KB   The memory map also shows PRAM2_TCM_XBIC is present on S32K328 at: 0x40408000 - 0x4040BFFF   and describes it as: "Crossbar Integrity Checker (PRAM2 & TCM backdoor AHB Splitter"   while TCM_XBIC at 0x40400000 is marked Reserved for S32K328.   Latest test sequence:   1. Set MC_ME PRTN2_COFB2_CLKEN[REQ64]. 2. Set MC_ME PRTN2_PUPD[PCUD]. 3. Apply MC_ME CTL_KEY sequence. 4. Wait for PRTN2_PUPD[PCUD] to clear. 5. Read PRTN2_COFB2_STAT.   Observed: PRTN2_COFB2_STAT = 0x00000039   6. Set DCM_GPR DCMRWF4[CM7_2_CPUWAIT].    Readback confirms:    DCMRWF4 = 0x00080000   7. Set MC_ME PRTN0_CORE4_ADDR to a safe loop address.    Readback:    PRTN0_CORE4_ADDR = 0x00402408   8. Set MC_ME PRTN0_CORE4_PCONF[CCE]. 9. Set MC_ME PRTN0_CORE4_PUPD[CCUPD]. 10. Apply MC_ME CTL_KEY sequence. 11. Wait for PRTN0_CORE4_STAT[CCS] to become 1.   Observed: PRTN0_CORE4_STAT = 0x00000001   12. Disable CM7_0 MPU temporarily for isolation.    MPU_CTRL before disable = 0x00000003   13. Attempt one single 32-bit write:      *(volatile uint32_t *)0x21800000 = 0u;   Latest breadcrumb log:   [CORE2_DTCM_SMOKE] S4B: WORD0 WRITE START addr=0x21800000   The next breadcrumb after the store is not reached:   [CORE2_DTCM_SMOKE] S4B1: WORD0 STORE ISSUED BEFORE DSB   So the store itself appears to stall or not complete before reaching the following instruction. The DSB is not reached in this latest test.   Question: Since you confirmed that: - 0x21800000 is the correct DTCM_2 Backdoor address, - CM7_0 access is supported while CM7_2 is in CPUWAIT, - no additional XRDC/MPU/MSCM/MCM/XBIC/ENEDC setup is required, - PRTN2_COFB2_STAT[BLOCK64] is the correct status bit, - PRTN0_CORE4_STAT[CCS] is the correct status bit, - 32-bit writes are valid for DTCM ECC initialization,   what could cause the first 32-bit store to 0x21800000 to stall before completion?   Should we inspect PRAM2_TCM_XBIC at 0x40408000 for TCM backdoor AHB splitter errors on S32K328?   If yes, could you please point us to: 1. The PRAM2_TCM_XBIC status/error registers to read. 2. The expected error indication for a failed DTCM_2 backdoor transaction. 3. Whether any error-clear sequence is required before retrying the access. 4. Any other MC_ME/DCM/MSCM/XBIC/fault registers that should be captured when the store does not complete.   Regards, Krishna Re: S32K328: CM7_0 access to CM7_2 DTCM backdoor causes imprecise BusFault Hi Krishna,  Copilot said: I have tested it and was able to reproduce this error only when the default MPU is enabled in the project (configured in system.c generated by the S32DS RTD project). Could you dump the MPU registers to verify whether the MPU is disabled in your project? Regards, Daniel
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EB 错误 大家好: 激活 EB Tresos 时出现错误: 错误:flxActAppActivationSend (50040,41147,10248) 指定的数量超过了允许的最大数量(0)。 连接 FlexNet Operations Server 失败。 我的代码是 7416-E905-5CC2-F20A,有效期至 2026 年 9 月 30 日。 请问有人知道如何解决这个问题吗?非常感谢您的帮助。 Re: EB ERROR 你好, 这意味着我们从 EB 获得的所有免费许可证都已用完。 通常需要几天时间,新的内容才会出现在 NXP 网站上。 顺祝商祺! Peter
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FRDM-RW612 EVKで外部U.FLアンテナを有効にする方法 こんにちは、NXP チームの皆様、 私はFRDM-RW612 EVKをSDKのwifi_cli例で使っています。ロードされたWi-Fiファームウェアはrw61x_sb_wifi_a2.binです。 EVKのUFLコネクタ(J11)にMolex 1461539050外部アンテナを接続しました。しかし、オンボードPCBアンテナと比較して、RSSIの改善は見られませんでした。場合によってはRSSIがさらにわずかに低いこともあります。 FRDM-RW612の回路図とユーザーガイドから、RFスイッチ(U16 - RTC7608U)はオンボードPCBアンテナと外部UFLコネクタのどちらかを選択し、RF_CNTL_3がこのスイッチの制御信号であることを理解しています: RF_CNTL_3 = 0 -> PCBアンテナ(デフォルト) RF_CNTL_3 = 1 -> 外部UFLアンテナ RF_CNTL_3を制御する方法は? RF_CNTL_3はWi-Fiファームウェアによって自動的に駆動されますか?はいの場合、そのデフォルト値は何ですか?その値を変更するにはどうすればよいですか? EVKの外部アンテナを有効にするには、ハードウェアまたはファームウェアの設定が必要ですか? 何かご指導やサンプルコードがあれば大変助かります。 よろしくお願いします。 Re: How to enable the external U.FL antenna on FRDM-RW612 EVK こんにちは、 確認させてください。 よろしくお願いいたします。 ダニエル。 Re: How to enable the external U.FL antenna on FRDM-RW612 EVK こんにちは、 @DanielRuvalcaba さん。この件について確認していただけましたでしょうか?何か進展がありましたらお知らせください。 よろしくお願いいたします。 プラティシュ Re: How to enable the external U.FL antenna on FRDM-RW612 EVK こんにちは、 プライベートメッセージを送りました。 よろしくお願いいたします。 ダニエル。 Re: How to enable the external U.FL antenna on FRDM-RW612 EVK こんにちは @DanielRuvalcaba また、FRDM-RW612のUFLコネクタ(J11)にアンテナを交換したいとも思っています。 どうやってやるのか、教えていただけますか? フロントエンドモジュール(FEM)の設定でアンテナを切り替えているのでしょうか? よろしくお願いいたします マルチン Re: How to enable the external U.FL antenna on FRDM-RW612 EVK こんにちは、 プライベートメッセージでご連絡いたしました。 よろしくお願いいたします。 ダニエル。
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S32K312: WKUP Interrupt Not Triggering I have configured PTB2 as the WKUP input pin, and WKUP Channel 8 is mapped to PTB2. The WKUP module configuration appears to be correct; however, the WKUP interrupt is not being triggered. Previously, I configured the same pin as an EIRQ input, and the interrupt was triggered successfully, confirming that the pin and external signal are functioning correctly. Issue: PTB2 configured as WKUP input. WKUP Channel 8 mapped to PTB2. No WKUP interrupt is received. The same hardware setup works correctly with EIRQ configuration. Please help identify if there are any additional WKUP configuration requirements, dependencies, or known limitations that could prevent the interrupt from being generated.     Wkpu_Ip_Init(0U, &Wkpu_Ip_Config_PB);     /* INT2: Wakeup Trigger. */     Wkpu_Ip_EnableInterrupt(0,    Wkpu_Ip_ChannelConfig_PB[2U].hwChannel);     Wkpu_Ip_EnableNotification(Wkpu_Ip_ChannelConfig_PB[2U].hwChannel); Re: S32K312: WKUP Interrupt Not Triggering Hi @DiaDev, S32K3, added to the ~60 external wake-ups, also provides 4 internal wake-up sources, which must be taken into consideration when configuring a channel; this means, adding +4 as offset: PTB2 is the wake-up pad [8], plus the four internal sources, it will be the channel 12. Please change this configuration and test out if WKPU is triggered or not. Best regards, Julián
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FRDM-IMX95: No Serial Output when Booting from SD Card (Pre-installed eMMC Boot Works Perfectly Hello NXP Community, I am mechanical and electrical engineering background, and this is my first time diving deep into complex System-on-Chips (SoCs) and embedded Operating Systems. For my project, I am using the FRDM-IMX95 development board. My ultimate goal is to run two operating systems in parallel using an IPC (Inter-Process Communication) framework. The board arrived with a pre-installed Linux image on the internal eMMC. This works flawlessly out of the box, and I get full serial output logs in my terminal monitor program. Now, I am trying to follow the official Getting Started Guide to flash the standard Linux BSP image onto a microSD card using UUU (Universal Update Utility) on a Windows host machine. According to the Windows command prompt, the UUU flashing process completes with a "SUCCESS" status. I used the following standard command layout: ".\uuu.exe -b sd_all imx-boot-imx95-15x15-lpddr4x-frdm-sd.bin-flash_all imx-image-full-imx95evk.wic" The Problem: After successful flashing, I turn off the board and configure the physical boot switches for SD Boot Mode by setting SW1 [1:2] to 11 (ON / ON). When I power the board back on, the serial monitor remains completely blank. There is absolutely no text output or hardware initialization visible. 1. Do I have a fundamental misunderstanding of how the boot chain works here? According to the i.MX Linux User's Guide, the .wic image contains all four essential pieces, including the bootloader image (U-Boot). Shouldn't I at least see the initial U-Boot SPL sequence appearing on my serial monitor, since the basic hardware configuration blocks should be read from the card? Any insights, common pitfalls for beginners on this specific FRDM variant, or hidden switch requirements would be highly appreciated! Best regards FRDM-Training Re: FRDM-IMX95: No Serial Output when Booting from SD Card (Pre-installed eMMC Boot Works Perfectly Hello,  I'm testing on my side to share the exact steps for you, I will update soon.  Re: FRDM-IMX95: No Serial Output when Booting from SD Card (Pre-installed eMMC Boot Works Perfectly Thank you for looking into this and testing it on your end! I appreciate the help and look forward to your update.
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S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes Hello, Following up on the CRS domain Secure Debug authentication issue discussed in the earlier post ("S32N55 HSE2 CRS domain authentication does not complete"), I'd like to report a new, more specific finding that I believe points to the root cause. Posting this separately as suggested. Setup: - S32N55, HSE2, CRS domain (APP_CHALLENGE), Lauterbach TRACE32 / SDC-600 - Auth flow: COMM_START -> AUTH_MODE_REQ -> APP_CHALLENGE (StartCmd) -> receive challenge -> send ProofProvCmd (debugSignalMap(4B) + appChallengeAuth(16B) via AES-CMAC) Finding: After sending debugSignalMap(4B) + appChallengeAuth(16B) = 20 bytes total via the ProofProvCmd packet, the host's SDC-600 TX FIFO status register (bit[7:0] at MU base+0xD2C) never reports free space again. In other words, HSE2 appears to stop draining the SDC-600 channel at exactly this 20-byte boundary. The host's low-level Send() routine polls this status register in a busy-wait loop with no timeout, so it blocks indefinitely at this point. This behavior is consistent regardless of what follows the 16-byte appChallengeAuth: - Whether we append additional padding bytes (to fill out the debugAuthProof union to 32 bytes) or send nothing further and go straight to FLAG_END, the FIFO stops draining at the same 20-byte point. This suggests the issue is not a packet-length/framing mismatch, but that HSE2 stops servicing the channel right after receiving the 16-byte appChallengeAuth. Question: Is this expected behavior for the APP_CHALLENGE flow (e.g., does HSE2 pause here awaiting some other action from the host before it will continue draining the channel), or does this indicate that the packet content received up to this point (debugSignalMap or appChallengeAuth) was rejected/malformed on the HSE2 side? For reference: - FSS domain (FSS_CHALLENGE) authentication with the equivalent flow completes successfully (AUTHSTATUS=0xBBB) using the same Send() routine and SDC-600 base, sending 4B signal map + 32B response with no issue. - CRS domain (APP_CHALLENGE) target = HSE_DEBUG_DOMAIN_APP (0x1B), confirmed against hse_srv_debug_auth_protocol.h. Any guidance on what HSE2 expects at this point in the APP_CHALLENGE flow would be greatly appreciated. Thanks, Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes Hi Chenyin, Thank you for the guidance and for reviewing the script. We'll wait for your detailed feedback on the script issues and will apply the fixes as soon as it's ready. To clarify where we currently stand relative to the two-phase approach you suggested: the hang we reported (SDC-600 TX FIFO no longer draining after debugSignalMap + appChallengeAuth) occurs right at the end of Phase 1 — specifically right after sending hseDebugAuthorizeProofProvCmd_t, before we are able to proceed to hseDebugCardCmd_t at all. So we have not yet confirmed that Phase 1 completes successfully end-to-end; the sequence currently stalls at this exact point, before Phase 2 (CardCmd) is even reached. Once we receive your feedback, we will: 1. Apply the corrections to the script. 2. Re-test following your phased approach — logging the response of each command from hseDebugCommStartCmd_t through hseDebugAuthorizeProofProvCmd_t individually, and confirming expected values at each step before proceeding further. 3. Only move on to validating hseDebugCardCmd_t once Phase 1 is confirmed to complete successfully. 4. Report back with the updated logs. Thanks again for your continued support. Best regards, Eddie Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes Hello, @EddiePark  Thanks for your post. 1. We have reviewed the original script shared, and found that there are some issues, I will send you the feedback soon.  During the review, we identified some issues that do not seem to align with the documented procedure. Therefore, I would recommend carefully comparing the actual packet exchange with the requirements described in the comments of HSE FW Interface. 2. Once fixed the issues found in the script, test and check the log. 3. If still issues,  I would recommend breaking the debugging procedure into two phases to help isolate the issue. As a first step, verify that the authorization sequence from hseDebugCommStartCmd_t through hseDebugAuthorizeProofProvCmd_t completes successfully. And log the response of each command and confirm that the returned values are as expected before proceeding to the next stage. In the second stage, focus on hseDebugCardCmd_t. Based on the comments provided in the HSE FW Interface documentation, I would suggest strictly validating all packets involved in this step and confirming that their contents and sequence match the documented requirements. BR Chenyin Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes Hello, @EddiePark  I've also sent it last week via the messages since the previous script you shared is via the private message. You may check it there in your message box. Sorry for any inconvenience. BR Chenyin Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes Hello Chenyin, Thank you for your previous response regarding the CRS APP domain script review. We sincerely appreciate your guidance on the two-phase debugging approach. Since we have not yet received the detailed script feedback you mentioned ("I will send you the feedback soon"), we wanted to follow up and check on the status. To prepare for your feedback, we have already: 1. Enhanced logging in our crs_auth.cmm script to support the two-phase approach you recommended: - Phase 1 (CommStart → ProofProv): Added step-by-step response logging with PASS/FAIL validation for each command (AUTH_MODE_REQ, APP_CHALLENGE, ProofProv) - Phase 2 (CardCmd): Ready to validate packet contents and sequence per HSE FW Interface documentation 2. Prepared detailed execution logs capturing: - Each command's response bytes - Lifecycle state decoding (OEM_OPEN vs OEM_CLOSED) - Authentication mode confirmation - Challenge reception validation - ProofProv response status (currently observing HSE2 remains silent after ProofProv, unlike FSS domain which returns 0x4A4A4A4A) Given that our customer (42dot) delivery schedule is approaching, could you please advise on: 1. Approximate timing for the detailed script feedback? 2. Are there any specific aspects of the packet structure or command sequence we should focus on while awaiting your feedback? We remain committed to resolving this and would greatly appreciate any additional guidance. Thank you for your continued support. Best regards, Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes Hi, Platform: S32N55 (HSE2), Secure Debug via SDC600 / TRACE32 CMM Domain: APP (CRS) Auth mode: Challenge (AuthMode = 0) I am implementing the debug card authentication flow. The challenge -> ProofProv phase works: after APP_CHALLENGE I receive a 32-byte challenge and compute appChallengeAuth = AES256-CMAC(key, challenge) // 16 bytes and send it in hseDebugAuthorizeProofProvCmd_t. My question is about the CARD_REQUEST phase (hseDebugCardCmd_t / hseDebugCardInfo_t). In my current script the AuthTag field is filled with the SAME value as appChallengeAuth above (i.e. the CMAC computed over the received challenge). The card authentication is rejected. I would like to confirm what the AuthTag in the card request must actually be signed over: 1. Is the card AuthTag simply the same value as appChallengeAuth (CMAC over the received challenge)? OR 2. Must the AuthTag be a separate CMAC computed over the hseDebugCardInfo_t structure (the card info being sent in the same request)? If it is (2), could you please confirm: - the exact byte range that goes into the CMAC (whole struct incl. authKeyRef/reserved, or a specific subset), - whether uidList is included when numOfAllowedUids = 0, - the authScheme value to use for AES-CMAC and whether it is part of the signed data, - packing / endianness assumptions for the serialized struct. For reference, the structure I am populating: typedef struct { uint8_t authKeyRef; uint8_t reserved0[3U]; hseOid_t ownerId; // 16 bytes hseDebugCardAuthScheme_t authScheme; uint64_t enabledDebugDomainMap; // CRS = bits 22..26 -> 0x0000000007C00000 union { hseDebugSignal_t debugDomainSignalList[HSE_MAX_NUM_OF_DEBUG_DOMAINS]; uint8_t reserved1[64U]; } debugDomainSignalList; uint8_t numOfAllowedUids; uint8_t reserved2[3U]; uint8_t uidList[HSE_MAX_UID_LIST_SIZE][HSE_UID_SIZE]; } hseDebugCardInfo_t; The HSE FW API RM does not seem to state explicitly which data the debug card AuthTag is computed over, so I would appreciate a definitive answer. Thank you. Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes Hello, @EddiePark  Thanks for your reply. Regarding to your previous questions: 1. Confirm whether ProofProv should be transmitted for APP domain? - Do NOT send ProofProv at all for APP (skip the tx_response call entirely)? - or Send ProofProv but don't wait for response (currently attempted)? [Comments]: The ProofProv in phase 1 must be sent for APP domain. 2. What may be causing the script stall after ProofProv? (If it is still needed) [Comments]:  After sending the ProofProv in phase 1, you should read the response from HSE FW to check if debug process  worked fine(hseDebugAuthorizeProofProvResponse_t). Please check if the response is expected.  BR Chenyin Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes Hi, Platform: S32N55 (HSE2), Secure Debug over SDC600 (APBCOM @ DP:0x5BFF8000), driven from TRACE32 CMM. I have Secure Debug authentication working for the FSS domain (AUTHSTATUS = 0xBBB). I am now bringing up the APP (CRS) domain using the exact same SDC600 base address and the same host-side SEND routine, but I hit a transmit problem. Observation: - FSS domain: I can transmit a 32-byte payload through SDC600 without any stall. - APP (CRS) domain: transmission stalls after exactly 16 bytes. My SEND routine writes each byte to the TX data register (base+0xD20) and, before each write, waits on the TX status register (base+0xD2C, lower byte) for FIFO free space: WHILE (Data.Long(&base+0xD2C) & 0x000000FF) == 0x00000000 ( ) ; wait for TX FIFO space On the APP domain, after 16 bytes this status stays 0 (no free space) indefinitely, i.e. the HSE2 side does not appear to consume the TX FIFO beyond 16 bytes. On the FSS domain the same code streams 32 bytes without stalling. Because the base address and SEND code are identical for both domains, this looks like a difference in when/whether HSE2 drains the SDC600 RX (host TX) FIFO depending on the target debug domain. Questions: 1. What determines when HSE2 begins consuming the SDC600 TX FIFO for the APP(CRS) domain? Is there a required condition/handshake (e.g. reading back the ProofProv response, a status bit, or an RX-enable) that must be satisfied before HSE2 will drain more than 16 bytes on APP? 2. Is there a per-domain difference in the SDC600 flow-control / FIFO consumption behavior between FSS and APP? 3. What is the actual SDC600 TX FIFO depth on this device, and is 0xD2C[7:0] the correct field to poll for "TX FIFO free space"? Which exact bit should be used? 4. For a payload larger than the FIFO depth on the APP domain, what is the intended host transmit sequence? Additional context that may be relevant: - After sending ProofProv (hseDebugAuthorizeProofProvCmd_t) in NOBLOCK mode, HSE2 does return a response and I can now read it back (hseDebugAuthorizeProofProvResponse_t). The 4-byte result I read is 0x7A 0xB3 0x08 0x00 - I would also appreciate confirmation of whether this indicates ProofProv success for the APP domain. Thank you.
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MIMXRT1052CVL5B和MIMXRT1062CVL5B BGA196封装的是PIN TO PIN的吗? MIMXRT1052CVL5B和MIMXRT1062CVL5B BGA196封装的是PIN TO PIN的吗? 我现在用的是MIMXRT1052CVL5B,BGA196. 我可以直接不改PCB,直接把芯片换成MIMXRT1062CVL5B BGA196封装的吗? MIMXRT1052CVL5B SRAM不够用。 i.MXRT 105x i.MXRT 106x Re: MIMXRT1052CVL5B和MIMXRT1062CVL5B BGA196封装的是PIN TO PIN的吗? 你好@SDFDSFSF , 根据AN12240增强功能中的 i.MX RT1060,i.MX RT1060 将片上 SRAM 容量翻倍至 1 MB,同时保持与 i.MX RT1050 的引脚兼容性。 我建议您检查固件以及应用程序中使用的任何外围设备映射,以确保兼容性。 此致, 巴勃罗
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Are the MIMXRT1052CVL5B and MIMXRT1062CVL5B BGA196 packages pin-to-pin? Are the MIMXRT1052CVL5B and MIMXRT1062CVL5B BGA196 packages pin-to-pin? I'm currently using a MIMXRT1052CVL5B with a BGA196. Can I replace the chip with a MIMXRT1062CVL5B BGA196 package without modifying the PCB? The MIMXRT1052CVL5B SRAM is insufficient. i.MXRT 105x i.MXRT 106x Re: MIMXRT1052CVL5B和MIMXRT1062CVL5B BGA196封装的是PIN TO PIN的吗? Hi @SDFDSFSF, According to AN12240 Enhanced Features in the i.MX RT1060, the i.MX RT1060 doubles the on-chip SRAM to 1 MB while maintaining pin-to-pin compatibility with the i.MX RT1050. I would recommend reviewing the firmware and any peripheral mappings used in your application to ensure compatibility. Best Regards, Pablo
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S32N55 HSE2 CRS セキュアデバッグ: SDC-600 TX FIFO が 20 バイト後に停止する こんにちは、 CRSドメインのSecure Debug認証の問題についてのフォローアップ 前回の投稿(「S32N55 HSE2 CRSドメイン認証」で議論されています 「未完了」)、より具体的な新発見を報告したい 私はそれが根本原因を示していると信じています。これを別々に投稿します 提案した。 セットアップ: - S32N55、HSE2、CRSドメイン(APP_CHALLENGE)、ラウターバッハTRACE32 / SDC-600 - 認証フロー:COMM_START -> AUTH_MODE_REQ -> APP_CHALLENGE(StartCmd) -> チャレンジを受信 -> ProofProvCmd (debugSignalMap(4B) + を送信 appChallengeAuth(16B) via AES-CMAC) 調査結果: debugSignalMap(4B) + appChallengeAuth(16B) = 20バイトを送信後 ProofProvCmdパケットを介した合計、ホストのSDC-600 TX FIFOステータス レジスタ(MU ベース +0xD2C のビット [7:0])は、二度と空き領域を報告しません。 言い換えれば、HSE2はSDC-600チャネルの排水を停止しているように見えます。 まさにこの20バイトの境界線です。ホストの低レベルのSend()ルーチン このステータスレジスタはタイムアウトなしでビジーウェイトループでポーリングしますので、 この時点で無期限にブロックされています。 この動作は、16バイトの後に何が続くかに関わらず一貫しています。 appChallengeAuth: - 追加のパディングバイトを追加するかどうか( debugAuthProof を 32 バイトに結合して、またはそれ以上何も送信せずに FLAG_ENDに直接到達すると、FIFOは同じ20バイトでドレインを停止します。 ポイント。これは問題がパケット長やフレーミングではないことを示唆しています 不一致ですが、そのHSE2はすぐにチャネルのサービスを停止します 16バイトのappChallengeAuthを受け取りました。 質問: これはAPP_CHALLENGEフローに対して期待される挙動でしょうか(例:HSE2は ホストの他の動きを待つためにここで一旦一旦止めてください チャネルの排水を続けているのか、それとも この時点で受信したパケット内容(debugSignalMapまたは appChallengeAuth)がHSE2側で却下・誤った形で通知されたのでしょうか? 参考までに: - FSSドメイン(FSS_CHALLENGE)認証と同等のフロー 同じSend()を用いて(AUTHSTATUS=0xBBB)正常に完了します。 ルーチンおよびSDC-600ベースで、4B信号マップ+32B応答を送信します。 子供はない。 - CRSドメイン(APP_CHALLENGE)ターゲット = HSE_DEBUG_DOMAIN_APP(0x1B)、 hse_srv_debug_auth_protocol.h に対して確認済み。 APP_CHALLENGEのこの段階でHSE2が何を期待しているかについてのガイダンスはありますか? フローを教えていただけると大変ありがたいです。 ありがとう、 Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes こんにちは、チェンインさん ご指導と脚本の校閲、ありがとうございました。 スクリプトの問題に関する詳細なフィードバックをお待ちしています。 修正プログラムの準備が整い次第、適用してください。 二段階アプローチに関して、我々が現在どのような立場にあるのかを明確にするために あなたが提案した: 我々が報告したハング (SDC-600 TX FIFO がもはや debugSignalMap + appChallengeAuth の後にドレインが発生すると、 フェーズ1の終了時、具体的には送信直後 hseDebugAuthorizeProofProvCmd_t に進む前に hseDebugCardCmd_t は全くありません。ですので、フェーズ1はまだ確認されていません エンドツーエンドで成功裏に完了します。現在、この数列は で停止しています。 このまさにフェーズ2(CardCmd)に到達する前の段階です。 お客様からのフィードバックを受け取り次第、以下の対応をいたします。 1. スクリプトに修正を適用する。 2. 段階的アプローチに従って再テストし、応答を記録します。 hseDebugCommStartCmd_t から各コマンドまで hseDebugAuthorizeProofProvCmd_t を個別に確認し、 次のステップに進む前に、各ステップにおける期待値を算出する。 3.フェーズ 1 が完了したら、hseDebugCardCmd_t の検証に進んでください。 正常に完了したことが確認されました。 4. 更新されたログを報告してください。 改めて、皆様のサポートに感謝します。 よろしくお願いします、 エディ Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes こんにちは、 @EddiePark 投稿ありがとうございます。 1. ご提供いただいた元のスクリプトを確認したところ、いくつか問題点が見つかりました。近日中にフィードバックをお送りいたします。 レビューの過程で、文書化された手順と一致しないと思われるいくつかの問題点が判明しました。したがって、実際のパケット交換とHSE FW インターフェースのコメントで説明されている要件を慎重に比較することをお勧めします。 2. スクリプトで見つかった問題を修正したら、テストを行い、ログを確認します。 3. それでも問題が解決しない場合は、デバッグ手順を2つのフェーズに分けて、問題を特定することをお勧めします。 まず最初に、hseDebugCommStartCmd_t から hseDebugAuthorizeProofProvCmd_t までの認証シーケンスが正常に完了することを確認してください。そして、各コマンドの応答をログに記録し、次の段階に進む前に、返された値が期待どおりであることを確認します。 第2段階では、hseDebugCardCmd_tに注目してください。HSE FW Interfaceドキュメントに記載されたコメントに基づき、このステップに関わるすべてのパケットを厳格に検証し、その内容と順序が文書化された要件に合致しているかを確認することをお勧めします。 BR チェイン Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes こんにちは、 @EddiePark 先週、メッセージ機能を使って送信しました。以前あなたが共有してくれたスクリプトはプライベートメッセージ経由だったので。メッセージボックスで確認できます。 ご迷惑をおかけして申し訳ございません。 BR チェイン Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes こんにちは、陳音さん、 CRS APPドメインスクリプトのレビューに関する以前のご回答、ありがとうございました。2段階デバッグ手法に関するご指導に心より感謝申し上げます。 ご指摘いただいた詳細なスクリプトに関するフィードバック(「近日中にフィードバックをお送りします」とのことでした)をまだ受け取っていないため、状況を確認するためにご連絡いたしました。 皆様からのフィードバックに備えるため、すでに以下の準備を進めております。 1. ご提案の2段階アプローチをサポートするためのcrs_auth.cmmスクリプトでの強化ログ機能: - フェーズ1(CommStart → ProofProv):各コマンド(AUTH_MODE_REQ、APP_CHALLENGE、ProofProv)に対してPASS/FAIL検証付きの段階的な応答ログを追加 - フェーズ2(CardCmd):HSE FW Interfaceドキュメントに基づくパケット内容および順序の検証準備完了 2. 詳細な実行ログの作成: - 各コマンドの応答バイト - ライフサイクル状態復号(OEM_OPEN vs OEM_CLOSED) - 認証モード確認 - チャレンジ受容の検証 - ProofProv応答状態(現在、HSE2はProofProv後に沈黙のままであり、FSSドメインは0x4A4A4A4Aを返すのとは対照的です) お客様(42dot)の配送スケジュールが近づいている中で、以下の点についてアドバイスいただけますか: 1. 詳細な脚本フィードバックのおおよその所要時間は? 2. フィードバックをお待ちいただく間、パケット構造やコマンドシーケンスに関して、特に注意すべき点はありますか? 私たちはこの問題の解決に引き続き尽力しており、さらなるご助言をいただければ大変ありがたく存じます。 引き続きご支援いただきありがとうございます。 よろしくお願いします、 Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes こんにちは、 プラットフォーム:S32N55(HSE2)、SDC600 / TRACE32 CMMによるセキュアデバッグ ドメイン:APP(CRS) 認証モード:チャレンジ(認証モード=0) 私はデバッグカード認証フローを実装しています。チャレンジ -> ProofProv フェーズは正常に動作します: APP_CHALLENGE の後、32 バイトのチャレンジを受け取り、計算します appChallengeAuth = AES256-CMAC(key, challenge) // 16バイト そしてそれをhseDebugAuthorizeProofProvCmd_tで送信します。 私の質問は、CARD_REQUESTフェーズ(hseDebugCardCmd_t / hseDebugCardInfo_t)についてです。現在のスクリプトでは、AuthTagフィールドには上記のappChallengeAuthと同じ値(つまり、受信したチャレンジに基づいて計算されたCMAC)が入力されます。カード認証は拒否されました。 カードリクエスト内のAuthTagに実際に署名する必要があるのはどのようなものなのか確認したいです。 1. カードのAuthTagは、appChallengeAuth(受信したチャレンジに対するCMAC)と同じ値ですか? または 2. AuthTagは、hseDebugCardInfo_t構造体(同じリクエストで送信されるカード情報)に基づいて計算された、別のCMACである必要がありますか? もし(2)なら、確認していただけますか: - CMACに入力される正確なバイト範囲(全体の構造体を含む)authKeyRef/reserved、または特定のサブセット)、 - numOfAllowedUids = 0の場合にuidListが含まれているかどうか - AES-CMACで使用するauthSchemeの値と、それが署名データの一部であるかどうか、 - 直列化された構造体のパッキング/エンディアンの仮定。 参考までに、私がデータを書き込んでいる構造体は以下のとおりです。 typedef struct ヤージュ uint8_t authKeyRef; uint8_t reserved0[3U]; hseOid_t ownerId; // 16バイト hseDebugCardAuthScheme_t authScheme; uint64_t enabledDebugDomainMap; // CRS = ビット 22~26 -> 0x0000000007C00000 組合 { hseDebugSignal_t debugDomainSignalList[HSE_MAX_NUM_OF_DEBUG_DOMAINS]; uint8_t reserved1[64U]; } debugDomainSignalList; uint8_t numOfAllowedUids; uint8_t reserved2[3U]; uint8_t uidList[HSE_MAX_UID_LIST_SIZE][HSE_UID_SIZE]; } hseDebugCardInfo_t; HSE FW API RMには、デバッグカードのAuthTagがどのデータから計算されるか明示されていないようなので、明確な回答をいただけると助かります。 よろしくお願いします。 Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes こんにちは、 プラットフォーム:S32N55(HSE2)、SDC600(APBCOM @ DP:0x5BFF8000)によるSecure Debug、TRACE32 CMMから駆動。 FSSドメインではSecure Debug認証(AUTHSTATUS = 0xBBB)が動作しています。現在、まったく同じSDC600ベースアドレスとホスト側のSENDルーチンを使用してAPP(CRS)ドメインを起動していますが、送信時に問題が発生しました。 観察: - FSSドメイン:32バイトのペイロードをSDC600経由でストールなく送信できます。 - APP (CRS) ドメイン: 送信がちょうど 16 バイト後に停止します。 私のSENDルーチンは、各バイトをTXデータレジスタ(ベース+0xD20)に書き込み、書き込みの前に、TXステータスレジスタ(ベース+0xD2C、下位バイト)でFIFOの空き領域を待機します。 WHILE (Data.Long(&base+0xD2C) & 0x000000FF) == 0x00000000 ( ) ; TX FIFO スペースが空くのを待つ APPドメインでは、16バイトを超えるとこのステータスは0(空き領域なし)のまま無期限に維持されます。つまり、HSE2側はTX FIFOを16バイトを超えて消費しないようです。FSSドメインでは、同じコードが停止することなく32バイトをストリーミングします。 ベースアドレスとSENDコードは両方のドメインで同じであるため、これはターゲットのデバッグドメインに応じて、HSE2がSDC600 RX(ホストTX)FIFOをドレインするタイミングやそのかどうかが異なることを示しているようです。 質問: 1.HSE2がAPP(CRS)ドメインのためにSDC600 TX FIFOの使用を開始するタイミングは何によって決まるのでしょうか?必須条件/握手はありますか(例:HSE2がAPP上で16バイト以上を消費する前に満たされなければならない条件(ProofProv応答の読み取り、ステータスビット、またはRX有効化)は何ですか? 2. SDC600のフロー制御/FIFO消費動作において、FSSとAPP間でドメインごとの違いはありますか? 3. このデバイスにおける実際のSDC600 TX FIFOの深さはどれくらいですか?また、0xD2C[7:0]は「TX FIFOの空き容量」をポーリングするための正しいフィールドですか?具体的にどの部分を使用すべきですか? 4. APPドメイン上のFIFO深度よりも大きいペイロードの場合、ホストの送信シーケンスはどのようになりますか? 関連するかもしれない追加の背景情報: - NOBLOCKモードでProofProv(hseDebugAuthorizeProofProvCmd_t)を送信した後、HSE2は応答を返し、それを読み返すことができる(hseDebugAuthorizeProofProvResponse_t)。私が読み取った4バイトの結果は0x7A 0xB3 0x08 0x00です。これがAPPドメインのProofProvの成功を示しているかどうかについても確認していただけると幸いです。 よろしくお願いします。 Re: S32N55 HSE2 CRS Secure Debug: SDC-600 TX FIFO stalls after 20 bytes こんにちは、 @EddiePark ご返信ありがとうございます。 以前のご質問について: 1. ProofProvをAPPドメインに送信する必要があるかどうかを確認してください。 - APPに対してProofProvを一切送信しない(tx_response呼び出しを完全にスキップする)? - または、ProofProvを送信するが、応答を待たない(現在試行中)? [コメント]: フェーズ 1 のProofProvは APP ドメインに対して送信する必要があります。 2. ProofProv の後にスクリプトが停止する原因は何でしょうか?(もし必要であれば) [コメント]: フェーズ 1 で ProofProv を送信した後、HSE FW からの応答を読み取って、デバッグ プロセスが正常に動作したかどうかを確認する必要があります (hseDebugAuthorizeProofProvResponse_t)。その応答が想定どおりのものかどうか確認してください。 BR チェイン
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MIMXRT1052CVL5BとMIMXRT1062CVL5BのBGA196パッケージは、ピン接続が一致していますか? MIMXRT1052CVL5BとMIMXRT1062CVL5BのBGA196パッケージは、ピン接続が一致していますか? 現在、BGA196パッケージのMIMXRT1052CVL5Bを使用しています。 基板を改造せずに、チップをMIMXRT1062CVL5B BGA196パッケージのものに交換することはできますか? MIMXRT1052CVL5B SRAMは容量不足です。 i.MXRT 105x i.MXRT 106x Re: MIMXRT1052CVL5B和MIMXRT1062CVL5B BGA196封装的是PIN TO PIN的吗? こんにちは@SDFDSFSF。 i.MX RT1060の AN12240 Enhanced Features によると、i.MX RT1060はオンチップSRAMを1 MBに倍増させつつ、i.MX RT1050とのピン間互換性を維持しています。 互換性を確認するために、ファームウェアやアプリケーションで使われているペリフェラルのマッピングを確認することをお勧めします。 よろしくお願いします、 パブロ
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FRDM-IMX95:从 SD 卡启动时无串口输出(预装 eMMC 启动完全正常) NXP社区的各位朋友,大家好! 我拥有机械和电气工程背景,这是我第一次深入研究复杂的片上系统 (SoC) 和嵌入式操作系统。 我的项目使用的是 FRDM-IMX95 开发板。我的最终目标是使用 IPC(进程间通信)框架并行运行两个操作系统。 主板到货时,其内部 eMMC 上预装了 Linux 镜像。它开箱即用,完美运行,我的终端监测程序中可以获取完整的串行输出日志。 现在,我正在尝试按照官方入门指南,使用 Windows 主机上的 UUU(通用更新实用程序)将标准 Linux 电路板支持包映像刷写到 microSD 卡上。 根据 Windows 命令提示符显示,UUU 刷新过程以“成功”状态完成。我使用了以下标准命令布局: “.\uuu.exe -b sd_all imx-boot-imx95-15x15-lpddr4x-frdm-sd.bin-flash_all imx-image-full-imx95evk.wic” 问题:成功刷写固件后,我关闭电路板,并将物理启动开关配置为 SD 启动模式,方法是将 SW1 [1:2] 设置为 11(ON / ON)。当我重新启动电路板时,串口监视器完全空白。完全没有任何文本输出或硬件初始化信息可见。 1. 我是否对这里的启动链的工作原理存在根本性的误解?根据i.MX Linux 用户指南,.wic镜像包含所有四个基本部分,包括引导加载程序镜像(U-Boot)。既然基本的硬件配置块应该从卡上读取,那么我的串口监视器上至少应该能看到初始的 U-Boot SPL 序列吧? 任何关于此特定 FRDM 变体的见解、初学者常犯的错误或隐藏的开关要求都将不胜感激! 顺祝商祺! FRDM 培训 Re: FRDM-IMX95: No Serial Output when Booting from SD Card (Pre-installed eMMC Boot Works Perfectly 你好, 我这边正在进行测试,稍后会把具体步骤分享给你,稍后会更新。 Re: FRDM-IMX95: No Serial Output when Booting from SD Card (Pre-installed eMMC Boot Works Perfectly 感谢您调查并进行了测试!感谢您的帮助,期待您的最新消息。
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