imx8ulp 功能域间外设数据共享 你好 我正在尝试了解i.MX 8ULP上的外设和跨功能域数据共享，尤其是在一个功能域处于低功耗状态时。 从参考手册中的图 6（i.MX 8ULP 架构图）中，我了解哪些外设与实时域 (RTD) 和应用域 (APD) 相关。不过，我想确认一下在以下情况下哪些是可能的，哪些是不可能的： 1) 在 APD 低功耗状态下，RTD 访问 APD 外设 如果 APD 处于非常低的功耗模式（例如，挂起到 RAM 或其他低功耗状态），是否支持 RTD 从 APD 自有外设访问数据？ 如果可以，建议采用什么方法（共享内存、DMA 等）？ 是否存在电源模式限制，即由于时钟/电源受限而无法访问 APD 外围设备？ 同样，反过来也是可能的： 2) RTD 处于低功耗时，APD 可访问 RTD 外围设备 当 RTD 处于最低/低功耗状态时，APD 能否访问 RTD 所有外设的数据？如果是，建议采用什么方法？ 3) RTD 和 DSP 功能域之间的外围设备/数据共享（在 RTD 内） 我们也很好奇这是如何适用于 RTD 中的 DSP 功能域的： RTD 和 DSP 之间的外设/数据共享处理方式是否与 RTD↔APD 共享类似，还是因为 DSP 位于 RTD 内部而有所不同？ 在图 6 中，我们注意到从 DSP 功能域横杆到 RTD 横杆（有一条线表示连接）的连接上似乎缺少了 Sx 标签。这是文档错误吗？ 该图似乎暗示数据只能在 RTD → DSP 之间流动，而不是在 DSP → RTD 之间流动，这似乎不是故意的。您能确认正确的访问方向吗？ 4) APD 访问 DSP 功能域数据 最后，APD 如何访问 DSP 功能域生成的数据？ APD 是通过横梁链（APD → RTD → DSP）访问 DSP 资源，还是有更直接/标准的机制？ 谢谢！ i.MX8ULP Re: imx8ulp peripheral data sharing between domains 你好@ meketok 希望你一切都好。 这个问题问得好。 你可以从 U-启动 看看 imx8ulp.dtsi ，看看通过 Per_Bridge1 可以访问该外围设备。 但在 Linux 环境中不建议这样做，因为通过桥接器从 APD（Cortex A）访问 M33 外设会产生"侧信道。"如果 Cortex A 崩溃，它可能会挂起 M33 的总线，从而违背硬件隔离的目的。 顺祝商祺！ 萨拉斯 Re: imx8ulp peripheral data sharing between domains 大家好， ，这的确是一个有趣的话题。 1) 是否可以使用 rpmsg 驱动程序？它有哪些限制（即带宽、延迟）？ 2) 支持此功能需要在 M33 上运行哪些确切的 M33 固件？ 至少 i.MX 8ULP EVK 使用 I2C0 和 I2C1（与 RTD 功能域相关的总线）与传感器和其他外围设备通信。 Re: imx8ulp peripheral data sharing between domains 你好@Spal_13 希望你一切都好。 实际上，这些功能域有自己的外围设备，这些外围设备不是共享的。 请看参考手册的图 6. i.MX 8ULP 架构图： 您可以看到无法从非所有者的功能域访问外围设备。 以 APD 为参考： 您可以看到 APD 可以访问的 GPIO 包括 GPIOE、GPIOF 和 GPIOD（GPIOD 通过 LPAVD）。 您可以在imx8ulp.dtsi 中确认这一点： 顺祝商祺！ 萨拉斯 Re: imx8ulp peripheral data sharing between domains @Manuel_Salas 你能解释一下你向 @Spal_13 展示的连接图中各个功能域的紫色 AXI 总线吗？ 您能解释一下为什么 A35 内存映射中会出现 RTD 外设桥 0 和外设桥 1 吗？ 您能解释一下为什么 APD 外设桥 3 和外设桥 4 会出现在 M33 内存映射中吗？ 表 2. A35 系统内存图 表 5. CM33 内存映射 Re: imx8ulp peripheral data sharing between domains @Manuel_Salas 能否请您解释一下这里的代码？ u-boot 在 AP 功能域中运行并访问 RTD 功能域 i2c0。 端口（iomux）和 i2c0 模块。为什么？ uboot-imx/板/freescale/imx8ulp_evk/imx8ulp_evk.c 位于 lf-6.12.3-1.0.0 · nxp-imx/uboot-imx · GitHub #define I2C_PAD_CTRL (PAD_CTL_ODE) static const iomux_cfg_t lpi2c0_pads[] = { IMX8ULP_PAD_PTA8__LPI2C0_SCL | MUX_PAD_CTRL(I2C_PAD_CTRL), IMX8ULP_PAD_PTA9__LPI2C0_SDA | MUX_PAD_CTRL(I2C_PAD_CTRL), }; #define TPM_PAD_CTRL (PAD_CTL_DSE) static const iomux_cfg_t tpm0_pads[] = { IMX8ULP_PAD_PTA3__TPM0_CH2 | MUX_PAD_CTRL(TPM_PAD_CTRL), }; void mipi_dsi_mux_panel(void) { int ret; struct gpio_desc desc; /* It is temp solution to directly access i2c, need change to rpmsg later */ /* enable lpi2c0 clock and iomux */ imx8ulp_iomux_setup_multiple_pads(lpi2c0_pads, ARRAY_SIZE(lpi2c0_pads)); writel(0xD2000000, 0x28091060);    Re: imx8ulp peripheral data sharing between domains 我对这个问题也非常感兴趣。 1.@Spal_13的问题都与芯片有关，包括各种可能情况的问题。 2。恩智浦的电路板支持包 Linux只是可以在iMX8ULP芯片上运行的众多场景之一。恩智浦的软件设计就是这样。只是恩智浦的电路板支持包 Linux不这样做。只是恩智浦电路板支持包 Linux 的应用场景不涉及这一点。你无法根据当前的 BSP 场景来解释芯片的功能。 3.你对图 6（即 MX 8ULP 架构图）的理解与@meketok完全相反。meketok 的问题直接指向了相反的答案。坦率地说，我目前认为 meketok 是对的，而你错了。 4.请逐一回答@meketok的问题。 Re: imx8ulp peripheral data sharing between domains 你好，@Manuel_Salas、 基本 8ULP 架构假定两个内核可以协同使用，以实现最佳功效。 例如，APD 可能会进入睡眠/掉电模式，而 RTD 保持活动状态，从传感器采集数据，然后将其独立保存到缓冲区。只有在检测到用户干预（触摸、按钮、运动）时，APD 才会激活。 但是，当你说M33总线可能会被挂起时，就会出现严重的限制。那我们为什么需要这个 M33 核心呢？ 如果可能存在这种挂起的情况，那么我们大家（恩智浦和社区）应共同研究解决方法，并且必须清楚地描述"危险的" 场景。 此外，imx8ulp EVK（假设黄金样本）演示了与 APD 的 RTD 连接外围设备的交互式工作： 1) 我们可以访问 I2C0 (RTD) 总线设备： root@imx8ulpevk:~# i2cget -f -y 0 0x60 0x00 root@imx8ulpevk:~# i2cget -f -y 0 0x6c 0xc1 root@imx8ulpevk:~# i2cget -f -y 0 0x6c 2 0x61 2)与 DTS 相对应： &i2c_rpbus_0 { #address-cells =<1> ； #size-cells =<0> ； status ="okay" ；   mpl3115@60 { // 高度计 兼容 ="FSL,MPL3115" ； reg =<0x60> ； };   ite_bridge: it6161@6c { // MIPI 转 HDMI 兼容 ="ite,it6161" ； reg =<0x6c> ；          }; };   3)我们还可以看到按下与 RTD 相连的按钮 SW7/8 (PTB13/12) 所产生的事件：   root@imx8ulpevk:~# evtest /dev/input/event0 输入驱动程序版本为 1.0.1 输入设备 ID：总线 0x19 供应商 0x0 产品 0x0 版本 0x0 输入设备名称：" rpmsg-keys " 支持的活动 事件类型 0 (EV_SYN) 事件类型 1 (EV_KEY) 事件代码 114（KEY_VOLUMEDOWN） 事件代码 115（KEY_VOLUMEUP） 属性： 测试...（中断退出） 事件：时间 1748573575.153335、类型 1（EV_KEY），代码 115（KEY_VOLUMEUP），值 1 事件：时间 1748573575.153335、-------------- SYN_REPORT ------------ 事件：时间 1748573575.332514、类型 1（EV_KEY），代码 115（KEY_VOLUMEUP），值 0 事件：时间 1748573575.332514、-------------- SYN_REPORT ------------ 事件：时间 1748573579.152752、类型 1（EV_KEY），代码 114（KEY_VOLUMEDOWN），值 1 事件：时间 1748573579.152752、-------------- SYN_REPORT ------------ 事件：时间 1748573579.309757、类型 1（EV_KEY），代码 114（KEY_VOLUMEDOWN），值 0 事件：时间 1748573579.309757、-------------- SYN_REPORT ------------   Re: imx8ulp peripheral data sharing between domains 你有答案了吗？

i.MX8MP 板。show error DRM_CAP_DUMB_BUFFER"/dev/dri/card0 我将代码从 gui-guider 导出到 yocto。设置环境并 版本 bitbake imx-image-multimedia。运行 gui 应用程序（gui-guider）时部署到 板 上显示错误 DRM_CAP_DUMB_BUFFER " /dev/dri/card0 " 没有 dunb 缓冲区。 Re: i.MX8MP board. show error DRM_CAP_DUMB_BUFFER "/dev/dri/card0 你好 /dev/dri/card0 是默认值，你需要在 GUI Guider 的项目设置中根据你的主板更改这个值。 只需在板上使用以下命令进行检查即可： $ ls-l /dev/dri/card * 顺祝商祺！ 宗春 Re: i.MX8MP board. show error DRM_CAP_DUMB_BUFFER "/dev/dri/card0 i use 8MPLUSLPD4-PEVK board. Re: i.MX8MP board. show error DRM_CAP_DUMB_BUFFER "/dev/dri/card0 我改为使用 /dev/dri/card1。但请遵循以下提示 错误：drmModeAtomicCommit 失败：Permission denied error：刷新失败 Re: i.MX8MP board. show error DRM_CAP_DUMB_BUFFER "/dev/dri/card0 你好 请尝试使用 /dev/dri/card1。 最佳回复 宗春 Re: i.MX8MP board. show error DRM_CAP_DUMB_BUFFER "/dev/dri/card0 在板中，我找到了 /dri/card0 和 /dri/card1。

Power Optimization Strategies for NXP MCUs in Edge AI Applications Hello everyone, I’m currently designing a low-power edge computing device based on an NXP microcontroller and wanted to get some advice from the community. The system performs intermittent sensor sampling and local inference, then sends summarized results to a host system for further analysis. During development and testing, I’m using an ai enabled laptop to profile performance, validate inference output, and monitor power consumption patterns over extended runs. My main challenge is optimizing power usage on the MCU side while maintaining acceptable response time for inference tasks. Are there recommended low-power modes, clock scaling techniques, or SDK features in MCUXpresso that work well for this kind of workload? Any real-world experiences with balancing performance and power on NXP MCUs would be very helpful. Thanks in advance for your insights.

S32K344 悬挂问题 MCU：S32K344 OS：FreeRTOS S32Design Studio：3.4.3 问题：MCU 因 I2C 写阻塞（无超时）而挂起 嗨，团队、 我们正在使用基于 S32K344 MCU 的定制板。我们面临的问题是，在某些I2C错误状态下，MCU在运行时挂起。 我们有一个通过 I2C 接口连接的 IMU 从属设备。偶尔，当 IMU没有供电，或 I2C 写入操作失败（例如，没有 ACK /总线卡住）， I2C 写入 API不会返回或进入超时状态。结果，执行 I2C 事务的 FreeRTOS 任务被无限期地卡住，最终导致应用程序挂起。 意见： 当从机没有响应或总线保持在低电平时，就会出现问题。 I2C 驱动程序似乎阻塞，等待传输完成。 在 RTOS 或驱动程序级别上不会触发超时或恢复机制。 请求支持： 如何在 S32K344 上添加或强制执行I2C 事务超时？ 有没有推荐的方法来恢复卡住的 I2C 总线（SDA/SCL 保持在低电平）？ 在 S32K3 设备上的 FreeRTOS 下安全使用 I2C 的最佳做法是什么？ 恩智浦是否有稳健处理这种情况的驱动程序配置或示例？ 任何指导或参考将不胜感激。 谢谢& ， Vinay Re: S32K344 Hanging issue 嗨，@vinaykl、 你的 RTD 已经很老了。 有什么原因吗？ 从 RTD 2.0.0 到当前的 RTD 7.0.0，已经修复了许多错误。 我猜您使用的是 I2C 驱动程序的阻塞 API。 请使用异步传输 API 以及 GetStatus() 和超时。 如果从设备一直将 SDA 保持在较低水平，则可以将其恢复，请参阅 I2C 用户手册： 第 3.1.16 节总线畅通 https://www.nxp.com/docs/en/user-guide/UM10204.pdf   RTD 驱动程序没有用于恢复的 API。 AN4803 中的一个例子 I2C 恢复功能定义 https://www.nxp.com/docs/en/application-note/AN4803.pdf 此致， 丹尼尔

S32K376 VCU – How to implement SPI-based DIO (MSDI) in S32DS? I am working on an S32K376 VCU POC board where an MSDI device is connected over SPI. From the schematic, the following MSDI-related signals are used: SPI signals: MSDI_CS, MSDI_SCLK, MSDI_MOSI, MSDI_MISO Control/status signals: MSDI_INTB, MSDI_WAKEB Analog / mux signal: MSDI_AMUX MSDI SGx / SPx pins used for digital inputs and outputs I want to implement this using MBDT (Simulink) with S32 Configuration Tools (S32CT), but I am not clear on the correct software approach. Specifically, I need guidance on: How to configure and use the SPI pins in S32CT so that they work with an external MSDI device How MSDI_INTB it MSDI_WAKEB should be configured (DIO vs ICU/EXTI) and handled in MBDT How MSDI digital inputs/outputs (SGx / SPx) are expected to be accessed in software Is there any MCAL support pattern? Or should this be implemented as custom SPI commands + application-level abstraction? How MSDI_AMUX should typically be handled (ADC path / usage expectation) I do not have a working reference or example showing this flow using MBDT + S32CT for S32K376/96 VCU & BMS Example POC project. Could you please suggest the recommended implementation approach (step-by-step or block-level) Re: S32K376 VCU – How to implement SPI-based DIO (MSDI) in S32DS? Hi @mariuslucianand  could you please comment on this? Thanks in advance. BR, Petr Re: S32K376 VCU – How to implement SPI-based DIO (MSDI) in S32DS? Hello everyone, Since no one replied, I tried multiple things on my end and found while working on the same VCU POC board using S32K396, where an external MSDI device is connected over LPSPI3. However, SPI initialization fails during runtime with a BusFault. Observed issue During execution of Lpspi_Ip_Init(), the code faults at: Base->CFGR1 = PhyUnitConfigPtr->Cfgr1; Debugger observation: Instance = 3 Base address = 0x40364000 The register reads: VERID = 53248 PARAM = 53249 CR = 53249 SR = 53249 Followed by: BusFault: imprecise data access error HardFault escalation: This happens on the register access to LPSPI3. Please help with: Which exact configuration/settings (refer to the attached) are incorrect? or What additional settings/MBDT Blockset are required to correctly access MSDI I/O pin data? Re: S32K376 VCU – How to implement SPI-based DIO (MSDI) in S32DS? Hello, Please check the following article to get help regarding the configuration of the SPI peripheral to retrieve data from the MC33CD1030 IC: How to: MSDI MC33CD1030 on S32K396BMS-EVB using NXP MBDT  Note that the article is focused on the SPI configuration to send and receive data from the MC33CD1030 IC. For further information about the CD1030, please consult its datasheet. Best regards, Sorin Bancila

只有 VDD（INTF）存在时 TDA8035 的行为，没有 VDDP 供电 我想知道 TDA8035 在下列情况下的表现： VDD(INTF)=3.3V VDDP= 0V（未通电） 看来 TDA8035 处于 RESET 模式但我不确定...你能确认一下吗？ 这种情况是否可以持续很长时间（> 数小时）？ 在这种情况下，VDD(INTF)消耗量是多少？ 顺祝商祺！ 顺祝商祺！ 西尔万 接触式智能卡读卡器芯片 Re: TDA8035 behaviour when only VDD(INTF)is present, not powered VDDP 你好@sylvainbouriot 在 VDD (INTF) = 3.3V 和 VDDP = 0V 的情况下开机时： TDA8035 将保持重置状态，不会尝试启动智能卡。 允许这种状态持续较长时间而不会损坏芯片或导致异常行为。 当 VDDP = 0 且芯片处于 RESET/掉电模式时： VDD (INTF) 的典型电流非常小，通常在几微安到几十微安之间。目前的消耗量主要用于数字控股。 Re: TDA8035 behaviour when only VDD(INTF)is present, not powered VDDP 谢谢你，Kaily，非常准确的回答。 当 TDA8035 处于运行模式时，VDD (INTF) = 3.3 V 时 VDD (INTF) 的近似功耗是多少？ 顺祝商祺！ 西尔万 Re: TDA8035 behaviour when only VDD(INTF)is present, not powered VDDP VDDP = 3.3V 或 5V ...

TJA1057GTK,TJA1145AT/FD FMEA 能否提供 TJA1057GTK 和 TJA1145AT/FD 芯片的最新 FMEDA 文件？ 我这里只有一份 TR1309 报告，它似乎只显示了软件包失效模式和严重性级别，但是我们如何获得不同故障模式的分布（以百分比为单位）？ Re: TJA1057GTK,TJA1145AT/FD FMEA 亲爱的 Sidi1、 TJA1057 和 TJA1145A 都不是 ASIL 设备（不是根据 ISO26262 创建的），因此没有 FMEDA 不适用于它们。只有针式 FMEA。TJA1057 的引脚 FMEA 见附件 AH1308。TJA1145A 的引脚 FMEA 见 AH1903。本文件为机密文件，可从TJA1145A 产品页面的 "安全 "部分 下载。请注意，贵公司需要与恩智浦签订有效的 NDA（保密协议），才能下载本文件和其他机密文件。 致以最崇高的敬意 约瑟夫

在线纠错码：它的作用以及如何实现 在线纠错码 (Inline ECC) 是一种能够实时检测并纠正内存或存储设备中发生的位错误的机制。在i.MX 8M Plus等 DDR 控制器上启用在线纠错码功能会降低 DDR 访问性能，但由于 ECC 区域仅占用大约八分之一的 DDR 容量，因此无需额外添加专用内存来存储 ECC 码（从而降低了物料清单成本）。 本文解释了内联 ECC 的功能，并介绍了如何实现它。   1. i.MX 8M Plus 在线 ECC 功能   i.MX 8M Plus DDR 控制器支持在线 ECC，可保护系统免受软错误（例如由 α 射线、中子等引起的 DRAM 位翻转）的影响。它为每 64 位数据存储 8 位 ECC（纠错码），从而能够纠正单比特错误并检测双比特错误。 由于没有专门用于存储 ECC 的内存，因此大约 1/8 的 DDR 容量被用作 ECC 区域。 由于 32 位数据总线在数据和 ECC 之间共享，启用内联 ECC 功能会降低 DDR 访问性能。   1.1.单比特纠错 (SEC) SEC 是 DDR 控制器的一项功能，用于检测单比特错误并将其纠正为正确的值。 图1 SEC示意图   1.2.双比特错误检测 (DED) DED 是 DDR 控制器的一项功能，用于检测双比特错误。 图2 DED概念图 笔记： 实际上，SEC 和 DED 是在 64 字节对齐的数据区（加上 8 字节的 ECC）中检测的，而不是在 8 字节中检测的。   2.内联 ECC 内存映射（概要）   根据 DDR 容量的不同，设置内联 ECC 内存映射的方法也会有所不同。   2.1.DDR密度是2的幂（二进制对齐密度） 例如，对于 1、2、4、8、16GB 的情况， DDR的低地址7/8用作数据区，高地址1/8用作ECC区。ECC区通常不可访问。 数据区域最多分为八个区域：区域 0 至 6 和其他区域。每个区域都可以启用或禁用 ECC 功能。 区域 0 至 6 的容量相同，分别设置为 DDR 容量的 1/8、1/16、1/32 或 1/64。其余区域均为其他区域。 以下是当区域 0 到 6 的容量设置为 1/8 时的内存映射。在这种情况下，没有其他区域。 图 3内存映射示例 (1/8) 下面显示的是当区域 0 到 6 的容量设置为 1/16 时的内存映射。 图 4内存映射示例 (1/16) 2.2.非 2 的幂次方的 DDR 密度（非二进制对齐密度） 例如，对于 3、6 或 12 GB 的情况（i.MX 8M Plus LPDDR4 EVK 为 6 GB，因此这适用于这种情况）。 将整个 DDR 分成三份，每份的容量是 2 的幂。 3GB内存，1GB x 3 6GB内存，2GB x 3 12GB版本，4GB x 3 对于分为三部分的低地址区域，进行如下设置：2.1. 当 DDR 容量为 2 的幂时。 三段式地址划分中，上两个地址区域的设置与下地址区域的设置相同。 下面显示的是设置为 1/8 时的内存映射。 图 5 DDR 容量不是 2 的幂（1/8）时的内存映射示例 3.使用 DDR 寄存器编程辅助工具进行设置   使用DDR 寄存器编程辅助工具(DDR RPA) 配置内联 ECC。 笔记： 请准备一个 DDR RPA，该 RPA 可以运行禁用内联 ECC 的 DDR 压力测试（并且还可以验证其是否可以运行 u-boot）。 由于存在漏洞，i.MX8MP LPDDR4/DDR4 RPA v6 或更早版本无法正常工作内联 ECC。请使用 v7 或更高版本。除非有特殊情况，否则请使用最新版本的 DDR RPA。（截至 2024 年 9 月，最新版本为 v9。） Linux BSP 的 U-Boot 中包含的 i.MX 8M Plus EVK 的lpddr4_timing.c 文件。以及ddr4_timing.c虽然乍一看似乎可以正常工作，因为它包含了定义 CONFIG_IMX8M_DRAM_INLINE_ECC ，但内联 ECC 设置存在问题，无法正常工作。即使您使用的是 EVK 进行测试，也请使用 DDR RPA 和 DDR Tool 生成 lpddr4_timing.c/ddr4_timing.c 文件。 3.1.启用在线 ECC 在 DDR RPA 寄存器配置表中，将内联 ECC 项设置为启用。   3.2.内存映射   3.2.1.DDR密度是2的幂（二进制对齐密度） 如果 DDR 容量是 2 的幂，请使用 ECC_Config_BinaryAligned 表。 指定区域 0 至 6 的容量。（1/8、1/16、1/32 或 1/64） 启用或禁用 0 至 6 区及其他区域的 ECC（受保护或未受保护）。 这是区域 0 到 6 的容量设置为 1/8 时的示例。 图 6 DDR RPA 设置 (1/8) 这是一个将 0 到 6 区的容量设置为 1/16 的示例。 图 7 DDR RPA 设置 (1/16) 3.2.2.非 2 的幂次方的 DDR 密度（非二进制对齐密度） 如果 DDR 容量不是 2 的幂，请使用 ECC_Config_nonBinaryAligned 表（i.MX 8M Plus LPDDR4 EVK 就是这种情况，容量为 6GB）。 指定区域 0 至 6 的容量。（1/8、1/16、1/32 或 1/64） ECC 启用或禁用内存区域 0 中的区域 0 到 6 以及其他区域（受保护或未受保护）的 ECC。 ECC 内存区域 1/2 将自动设置为与 ECC 内存区域 0 相同的设置。 这是区域 0 到 6 的容量设置为 1/8 时的示例。 图 8 DDR RPA 设置 (1/8) 这是一个将 0 到 6 区的容量设置为 1/32 的示例。 图 9 DDR RPA 设置 (1/32) 4.使用 DDR 工具进行测试并生成 lpddr4_timing.c/ddr4_timing.c 文件   您可以使用 DDR 工具来检查 DDR RPA 中所做的设置的运行情况。 如果 DDR 压力测试通过，则生成 lpddr4_timing.c/ddr4_timing.c 以合并到 U-Boot 中。   5. U-Boot 中的内联 ECC 实现   5.1.替换 lpddr4_timing.c/ddr4_timing.c lpddr4_timing.c 或者将 ddr4_timing.c 替换为 DDR RPA 和 DDR Tool 生成的文件。 uboot-imx/board/freescale/imx8mp_evk/lpddr4_timing.c uboot-imx/board/freescale/imx8mp_evk/ddr4_timing.c   5.2.添加配置 将 CONFIG_IMX8M_DRAM_INLINE_ECC=y 添加到您的 U-Boot 配置文件中。 将清单 1添加到 uboot-imx/configs/imx8mp_evk_defconfig CONFIG_IMX8M_DRAM_INLINE_ECC=y 笔记： U-Boot 配置文件 imx8mp_evk_inline_ecc_defconfig 是在 Linux BSP 5.4 中添加的，但由于维护不当，已被弃用。使用 EVK 进行测试时，更安全的做法是将配置添加到 imx8mp_evk_defconfig 中并使用它。 5.3.更改Linux保留区域¶ 软件禁止访问 ECC 区域。因此，设备树会动态修改，以便 Linux 内核（以及其他系统软件）将 ECC 区域视为保留区域。默认值硬编码为与 EVK 的 DDR 容量相匹配（LPDDR4 为 6GB，DDR4 为 4GB），因此如果 DDR 容量与 EVK 的容量不同，则必须修改代码。 使用uboot-imx/board/freescale/imx8mp_evk/imx8mp_evk.c中的函数 ft_board_setup 来更改 ECC 区域，使其与实际 DDR 容量相匹配。例如，对于 DDR4，ECC 区域的起始地址和大小是硬编码的，假定 DDR 容量为 4GB。 列表 2： DDR4 容量硬编码为 4GB phys_addr_t ecc_start = 0x120000000; size_t ecc_size = 0x20000000; 如果实际 DDR 容量为 2GB，则从物理地址 0x40000000 到 0xc0000000 的 1/8 (256MB) 高地址保留为 ECC 区域。 示例 3 ：将 DDR 内存容量更改为 2GB phys_addr_t ecc_start = 0xb0000000; size_t ecc_size = 0x10000000; imx8mp_evk.c 如果您不使用它，则需要添加与 ft_board_setup 函数等效的处理。   5.4.搬迁支持 如果 DDR 容量为 2GB 或更小，且未安装 OPTEE，U-Boot 会尝试重定位到 DDR 的最高地址，但由于该地址与 ECC 区域重叠，因此会在重定位过程中卡住。为避免这种情况，请添加 imx8mp_evk.h 文件。将 ECC 区域容量从 DDR 容量定义 PHYS_SDRAM_SIZE 中减少 (1/8)。 清单 4 uboot-imx/include/configs/imx8mp_evk.h -#define PHYS_SDRAM_SIZE 0x80000000 +#define PHYS_SDRAM_SIZE 0x70000000   5.5.排除对 ECC 区域的访问处理 如果 U-Boot 中还有其他代码访问了 ECC 区域，则需要排除对 ECC 区域的访问。例如，如果内存测试访问了整个 DDR 区域，则需要修改该测试，使其不再访问 ECC 区域。 参考： https ://github.com/nxp-imx/uboot-imx/blob/lf-6.1.55-2.2.0/configs/imx8mp_evk_defconfig#L10-L11   6. Linux 系统运行检查   6.1.查看启动日志 确保在 Linux 启动时已安装 EDAC 驱动程序。（EDAC = 错误检测和纠正）i.MX 8M Plus 的 EDAC 驱动程序位于linux-imx/drivers/edac/synopsys_edac.c 。 清单 5检查启动日志 root@imx8mp-lpddr4-evk:~# dmesg | grep EDAC [ 0.116733] EDAC MC: Ver: 3.0.0 [ 1.874689] EDAC MC0: Giving out device to module 1 controller synps_ddr_controller: DEV synps_edac (INTERRUPT)   6.2.检查内存映射 使用命令 cat /proc/iomem 确认 ECC 区域已按照5.3 节“更改 Linux 保留区域”中的配置设置为保留。以下是 i.MX 8M Plus LPDDR4 EVK（DDR 容量 6GB）的示例。 列表 6检查内存映射 root@imx8mp-lpddr4-evk:~# cat /proc/iomem | grep reserved ... b0000000-bfffffff : reserved ... 130000000-13fffffff : reserved ... 1b0000000-1bfffffff : reserved   6.3.检查何时发生 ECC 错误 根据应用说明AN13566 - i.MX 8 系列上的 ECC ，i.MX 8M Plus 中的 DDR 控制器没有故意生成 ECC 错误的功能。 3.2.9通过软件注入ECC错误 ECC 错误注入是系统级软件验证的一个有用的可选功能。与边带 ECC 不同，它没有专门的硬件支持。但是，可以通过软件注入错误，方法是通过“ECC_REGION_PARITY_LOCK”寄存器解锁 ECC 区域并覆盖 ECC 奇偶校验位。当从受保护的内存区域读取相应的地址时，根据引入的错误类型，会产生可纠正的或不可纠正的 ECC 错误。 注意：DDR 控制器不支持 ECC 数据中毒。参考手册将进行更新，移除此功能。 因此，我们解锁ECC区域，并从内核层面修改ECC区域以模拟ECC错误并进行测试。基本思路如下： 将 8 字节值 0xffffffff_ffffffff 写入 DataAddr。DDRC 向 DDR 写入数据的同时，还会写入 1 字节的 ECC 纠错码。 解锁 ECC 区域，允许核心访问 ECC 区域。 获取与 DataAddr 对应的 ECC 字节的地址，并读取 ECC 的一个字节。 将反转后的值 0xffffffff_fffffffe 写入 DataAddr。同时更新 ECC 1 字节。 ECC 1 字节，ECC 读取于 3。将字节值写回。 锁定 ECC 区域，禁止从核心访问 ECC 区域。 读取 DataAddr 的值。此时，由于 ECC 不一致，单比特纠错被激活，并读取纠错后的 8 字节值 0xffffffff_ffffffff。同时，内核也会收到一个可纠正错误中断通知。 笔记： 由于这涉及到访问 DDR，因此必须在非缓存区域执行测试。 图 10单比特纠错 (SEC) 测试方法¶   双比特错误检测 (DED) 调试也可以用同样的方法进行。   7.参考资料 应用说明： AN13566 - i.MX 8 系列的 ECC 应用说明：AN13616 - 验证 i.MX 8 直列式 ECC 引擎功能（请联系您的 NXP 代表以获取此文档） i.MX 8M 系列 DDR 工具发布 - NXP 社区 i.MX 8M Plus DDR寄存器编程辅助工具 (RPA) - NXP社区 8.注意 本文档是使用恩智浦产品的参考指南。 有关正式规格，请参阅产品手册和应用说明。 实际操作可能因各种条件（例如所使用的软件版本）的不同而与所述内容有所不同。 并非所有功能都已验证，因此请务必验证和测试产品，以确保其符合您的预期用途。 =========================​ 我们目前无法 回复 此帖子“ 评论”部分的评论。 对于由此造成的不便，我们深表歉意。如有任何疑问， 请 参考“ 如何就 技术问题 联系 NXP （ 日语 博客 ） ” 。 （如果您已经是 恩智浦的 分销商或 与 恩智浦 有业务往来 ，您可以直接联系负责人。 ） 在线纠错码 (Inline ECC) 是一种能够实时检测并纠正内存或存储设备中发生的位错误的机制。在i.MX 8M Plus等 DDR 控制器上启用在线纠错码功能会降低 DDR 访问性能，但由于 ECC 区域仅占用大约八分之一的 DDR 容量，因此无需额外添加专用内存来存储 ECC 码（从而降低了物料清单成本）。 本文解释了内联 ECC 的功能，并介绍了如何实现它。 i.MX 处理器 日本博客

Issue with LPUART1 BREAK Detection on RT1170 Dear NXP Support Team, I am currently developing on the RT1170 using SDK with LPUART1 for UART communication. I am encountering an issue with Send BREAK detection and would like your guidance. Description of the issue: When I enable LIN Break Detection (LBKDE) and LBKDIE: The Send BREAK signal from the PC is successfully detected on the MCU (LBKDIF flag is set). However, normal UART data communication not working. RX and TX are working correctly in normal UART mode. Scope measurements show that the PC’s TX line stays low during the Send BREAK for the expected duration (~2100 ms). Question: Is this behavior expected on RT1170 LPUART? Is there a recommended way to detect a PC Send BREAK while still allowing normal UART communcation? I would appreciate your guidance on how to reliably detect a Send BREAK from a PC while maintaining normal UART data reception on RT1170. Thank you for your assistance. Best regards, Re: Issue with LPUART1 BREAK Detection on RT1170 Dear NXP Support Team, Thank you for your previous explanation and the reference to the RT1170 Reference Manual. Based on the RM description, we understand that when LBKDE = 1, the LIN break detection circuit is enabled and received data is not written to the RX FIFO, so normal UART reception is intentionally disabled. We acknowledge that this behavior is expected. However, we would like to ask a follow-up question regarding possible alternatives or recommended solutions. Our requirement Detect a Send BREAK condition from a PC (via USB-UART). At the same time, continue normal UART data transmission and reception. LIN protocol stack is not required; this is general UART communication with a BREAK used as a synchronization or control signal. What we have observed With LBKDE = 1 LIN BREAK is detected correctly (LBKDIF is set). Normal UART RX data is blocked, as described in the RM. With LBKDE = 0 Normal UART RX works correctly. Our questions Is there any supported or recommended method on RT1170 to detect a Send BREAK while keeping normal UART RX active, without enabling LBKDE? Is using Framing Error (FE) + RX FIFO flush considered the intended workaround for non-LIN UART BREAK detection? Are there any errata, undocumented settings, or hardware limitations related to using LBKDE with general UART communication? If this use case is not supported, could you please confirm that RT1170 LPUART does not support simultaneous LIN BREAK detection and normal UART reception by design? We would appreciate your confirmation or any recommended best practices for this scenario. Thank you very much for your continued support. Best regards, Re: Issue with LPUART1 BREAK Detection on RT1170 Hi @dskim2 , Thanks for your interest in NXP MIMXRT series! The phenomenon you described is expected. Please refer to the following explanation from RM: Additionally, one of our colleagues has implemented a similar feature that may be helpful to you: 1. https://community.nxp.com/t5/NXP-Designs-Knowledge-Base/RT1170-LIN-driver-development-and-stack-porting/ta-p/1356144 2. https://community.nxp.com/t5/i-MX-RT-Crossover-MCUs/Use-RT1060-STAT-LBKDE-to-detect-Lin-quot-break-quot-but-cannot/m-p/1458242 Best regards, Gavin

FreeMaster 3.2 not working with S32k344 Hello NXP MBDT Team, I am working freemaster3.2 on S32k344 and MBDT1.5. I am facing a weird issue like, when I am configuring the single CAN0 with single Rx-Tx CAN object, the free master works. But on configuring more CAN instances with respective single Rx-Tx object the free master stopped working. i have attached the model for your reference where I am calling the free master APIs, because the same issue was face with free master block also.   Re: FreeMaster 3.2 not working with S32k344 Hello May I ask why do you custom code for the FreeMASTER? Why don't you use the included blocks for FreeMASTER? Moreover, if you don't have any hard limitation, I recommend you to install the latest version for S32K3 Toolbox (v1.8.0).  Best regards, Sorin Bancila Re: FreeMaster 3.2 not working with S32k344 I want to stick to MBDT 1.5. We have performed multiple tests using the FreeMASTER blocks provided with the toolbox, but the results show that FreeMASTER is not working properly. Could you please check the model shared in the previous post and make it work for me, or provide a similar model that is compatible with and works correctly with MBDT 1.5? Thanks Re: FreeMaster 3.2 not working with S32k344 Can anyone get the issue.

WeChat ID: xins4698 セントーサ社に登録したゲームアカウントのパスワードを忘れてしまいました。 WeChat ID: xins4698 セントーサ社に登録したゲームアカウントのパスワードを忘れてしまいました。 LPCマーケティング LPC11xx LPC12xx lpc13xx lpc15xx LPC51Uxx LPC546xx LPC54xxx LPC55xx LPC800

Unable to flash S32K146EVB-Q144 board as D1 glowing red I have a S32K146EVB-Q144 evaluation board which was working fine initially. During a debug session where I had implemented Lin stack, it stopped working. When i reset my controller i see a continuous Red light on D1 and other two green lights are still there. I've used J10 and J107 at position 2-3 to select power from USB source and J104 at position 2-3 to select OpenSDA app flash mode. Now my controller is not getting detected at all by S32DS. I tried following the steps mentioned in below post as symptom seems exactly same. Re: S32K144 D2 RED LED is ON always - NXP Community Here I was able to halt the processor in OpenSDA using P&E Kinetics Recovery Tool but still not able to flash any new application. Even if halt is achieved, i am not able to flash it again and red light is still on. Controller is able to go into bootloader mode as well by adjusting jumper J104 and i was actually able to flash ne bootloader app in it as well. But somehow I am not able to write the flash again, and if i try flashing any example .srec file, D2 keeps on flashing periodically (usually in successful flashing it blinks once and then app starts running). So in a nutshell : -Controller is not able to reach main or getting continuous resets -Controller is not able to write the flash again (could be security issue). I did tried mentioned techniques in above thread except the one involving SEGGER-JLINK as I dont have that debug probe. I do have a PE Multilink Universal with me but its not able to recover/erase the flash as well. Here are the details of board : Board Name is: S32K146EVB-Q144 MicroBoot Kernel Version is: 1.08 Bootloader Version is: 1.13 Installed Application: PEMicro EVB-S32K144 Mass Storage/Debug App Application Version is: 1.25 DUID is: 39A33939-91818199-37539805-F97AE678 EUID is: 4141A238-1BDB8733-1854BA22-D38368D6 TUID is: 74823938-47328196-8576CC9B-0242983E TOA is: 86B6E505-56F042E0-79B2A114-62BA758F TOA2 is: 86B6E505-EB1A8A7C-AF6E54B6-43532420 SUID is: 86B6E505-5BA18877-37239804-8003EC65 Is MCU locked permanently ? If not how can i recover my board ? Is there any h/w failure I am looking at ? (Just FYI D2 and D3 glows green which i think means my 5V and 3.3V power rails are working fine) Is there a physical way to mass erase ? (Cant use S32DS emergency kinetics option as board is not detectable there at all).  Can grounding any pin of OpenSDA chip leads to erase of flash memory ? Re: Unable to flash S32K146EVB-Q144 board as D1 glowing red Please note that during the Christmas holiday period, our support response times may be longer than usual. In some cases, your request might be addressed after the New Year. Thank you for your understanding. Re: Unable to flash S32K146EVB-Q144 board as D1 glowing red Hi After the P&E Recovery Utility halt MCU, close the tool. Then follow the Step 3 or Step 4 to reprogram the S32K146. I'm not sure if this is due to the Application Version is: 1.25 . Please press and hold the reset button SW5, then insert the USB cable and place MSD-DEBUG-S32K146EVB-Q144_Pemicro_v121.SDA into the BOOTLOADER drive. This will update the Application Version to 1.21. I've also attached lpit_periodic_interrupt_s32k146.srec. By the way, you don't need external Segger J-Link. If you follow Step6:Inserting J7 while holding down SW5 puts OpenSDA into BOOTLOADER mode. And then drop SEGGER J-Link application firmware into it(OpenSDA_V1.bin).  The onboard debugger will then become J-Link.  Best Regards, Robin ------------------------------------------------------------------------------- Note: - If this post answers your question, please click the "ACCEPT AS SOLUTION" button. Thank you! - We are following threads for 7 weeks after the last post, later replies are ignored Please open a new thread and refer to the closed one, if you have a related question at a later point in time. ------------------------------------------------------------------------------- Re: Unable to flash S32K146EVB-Q144 board as D1 glowing red Hello Robin, Thank you for your prompt response, well I tried rolling it back to MSD-DEBUG-S32K146EVB-Q144_Pemicro_v121.SDA,  Its behaving the same way, bootloader app is flashed but D1 still glowing red and I am not able to flash .srec file after halting it using kinetis recovery tool. I see that controller is trying to flash the srec but fails since D2 blinks periodically(usually it blinks only 3-4 times and app is flashed). I then tried switching the bootloader to  OpenSDA_V1.bin, I tried attempting connection using J-Link commander afterwards and I see following logs : SEGGER J-Link Commander V8.94 (Compiled Dec 10 2025 14:50:47) DLL version V8.94, compiled Dec 10 2025 14:49:54 Connecting to J-Link via USB...O.K. Firmware: J-Link OpenSDA compiled Jan 31 2023 13:42:36 Hardware version: V1.00 J-Link uptime (since boot): 0d 00h 00m 28s S/N: 621000000 VTref=3.300V Type "connect" to establish a target connection, '?' for help J-Link>connect Please specify device / core. : S32K146 Type '?' for selection dialog Device>S32K146 Please specify target interface: J) JTAG (Default) S) SWD T) cJTAG TIF>SWD Specify target interface speed [kHz]. : 4000 kHz Speed>100 Device "S32K146" selected. Connecting to target via SWD ConfigTargetSettings() start ConfigTargetSettings() end - Took 22us InitTarget() start SWD selected. Executing JTAG -> SWD switching sequence. Timeout while halting CPU. InitTarget() end - Took 392ms Found SW-DP with ID 0x2BA01477 DPv0 detected CoreSight SoC-400 or earlier Scanning AP map to find all available APs AP[2]: Stopped AP scan as end of AP map has been reached AP[0]: AHB-AP (IDR: 0x24770011, ADDR: 0x00000000) AP[1]: JTAG-AP (IDR: 0x001C0000, ADDR: 0x01000000) Iterating through AP map to find AHB-AP to use AP[0]: Core found AP[0]: AHB-AP ROM base: 0xE00FF000 CPUID register: 0x410FC241. Implementer code: 0x41 (ARM) Found Cortex-M4 r0p1, Little endian. FPUnit: 6 code (BP) slots and 2 literal slots CoreSight components: ROMTbl[0] @ E00FF000 [0][0]: E000E000 CID B105E00D PID 000BB00C SCS-M7 [0][1]: E0001000 CID B105E00D PID 003BB002 DWT [0][2]: E0002000 CID B105E00D PID 002BB003 FPB [0][3]: E0000000 CID B105E00D PID 003BB001 ITM [0][4]: E0040000 CID B105900D PID 000BB9A1 TPIU Initializing 126976 bytes work RAM @ 0x1FFF0000 Reset type: NORMAL (https://kb.segger.com/J-Link_Reset_Strategies) Reset: Halt core after reset via DEMCR.VC_CORERESET. Reset: Reset device via AIRCR.SYSRESETREQ. Reset: S_RESET_ST never gets cleared. CPU seems to be kept in reset forever. Reset: Using fallback: Reset pin. Reset: Halt core after reset via DEMCR.VC_CORERESET. Reset: Reset device via reset pin Reset: VC_CORERESET did not halt CPU. (Debug logic also reset by reset pin?). Reset: Reconnecting and manually halting CPU. Found SW-DP with ID 0x2BA01477 DPv0 detected CoreSight SoC-400 or earlier AP map detection skipped. Manually configured AP map found. AP[0]: AHB-AP (IDR: Not set, ADDR: 0x00000000) AP[0]: Core found AP[0]: AHB-AP ROM base: 0xE00FF000 CPUID register: 0x410FC241. Implementer code: 0x41 (ARM) Found Cortex-M4 r0p1, Little endian. CPU could not be halted Reset: Core did not halt after reset, trying to disable WDT. Reset: Halt core after reset via DEMCR.VC_CORERESET. Reset: Reset device via reset pin Reset: VC_CORERESET did not halt CPU. (Debug logic also reset by reset pin?). Reset: Reconnecting and manually halting CPU. Found SW-DP with ID 0x2BA01477 DPv0 detected CoreSight SoC-400 or earlier AP map detection skipped. Manually configured AP map found. AP[0]: AHB-AP (IDR: Not set, ADDR: 0x00000000) AP[0]: Core found AP[0]: AHB-AP ROM base: 0xE00FF000 CPUID register: 0x410FC241. Implementer code: 0x41 (ARM) Found Cortex-M4 r0p1, Little endian. CPU could not be halted Reset: Failed. Toggling reset pin and trying reset strategy again. Found SW-DP with ID 0x2BA01477 DPv0 detected CoreSight SoC-400 or earlier AP map detection skipped. Manually configured AP map found. AP[0]: AHB-AP (IDR: Not set, ADDR: 0x00000000) AP[0]: Core found AP[0]: AHB-AP ROM base: 0xE00FF000 CPUID register: 0x410FC241. Implementer code: 0x41 (ARM) Found Cortex-M4 r0p1, Little endian. Reset: Halt core after reset via DEMCR.VC_CORERESET. Reset: Reset device via AIRCR.SYSRESETREQ. Reset: S_RESET_ST never gets cleared. CPU seems to be kept in reset forever. Reset: Using fallback: Reset pin. Reset: Halt core after reset via DEMCR.VC_CORERESET. Reset: Reset device via reset pin Reset: VC_CORERESET did not halt CPU. (Debug logic also reset by reset pin?). Reset: Reconnecting and manually halting CPU. Found SW-DP with ID 0x2BA01477 DPv0 detected CoreSight SoC-400 or earlier AP map detection skipped. Manually configured AP map found. AP[0]: AHB-AP (IDR: Not set, ADDR: 0x00000000) AP[0]: Core found AP[0]: AHB-AP ROM base: 0xE00FF000 CPUID register: 0x410FC241. Implementer code: 0x41 (ARM) Found Cortex-M4 r0p1, Little endian. CPU could not be halted Reset: Core did not halt after reset, trying to disable WDT. Reset: Halt core after reset via DEMCR.VC_CORERESET. Reset: Reset device via reset pin Reset: VC_CORERESET did not halt CPU. (Debug logic also reset by reset pin?). Reset: Reconnecting and manually halting CPU. Found SW-DP with ID 0x2BA01477 DPv0 detected CoreSight SoC-400 or earlier AP map detection skipped. Manually configured AP map found. AP[0]: AHB-AP (IDR: Not set, ADDR: 0x00000000) AP[0]: Core found AP[0]: AHB-AP ROM base: 0xE00FF000 CPUID register: 0x410FC241. Implementer code: 0x41 (ARM) Found Cortex-M4 r0p1, Little endian. CPU could not be halted CPU could not be halted CPU could not be halted ****** Error: Failed to halt CPU. Memory zones: Zone: "Default" Description: Default access mode Cortex-M4 identified. J-Link> Re: Unable to flash S32K146EVB-Q144 board as D1 glowing red Please use an oscilloscope to observe the waveform of the reset pin, send me the waveform and tell me the reset period and high-level width. In some cases, it may be impossible to recover, and you may have to replace the S32K1 chip.   Connection strategies & recovery steps: Goal: give the debugger a chance to halt the core and neutralize problematic firmware. A. Lower SWD speed + “connect under reset” In J‑Link Commander: J-Link> device S32K146 J-Link> if SWD J-Link> speed 1000 ; start at 1 MHz; if still failing, drop to 100 kHz J-Link> connect If it still fails, use manual connect‑under‑reset: Hold RESET_b low externally, power the board. Run connect in Commander. Release reset and immediately: J-Link> r J-Link> h J-Link> halt Try several times, especially with 100 kHz SWD speed—timing can be critical. B. Change J‑Link reset strategy Different Reset Strategy values behave differently. In Commander (exact IDs may vary by version): J-Link> SetResetType = 3 ; a common “connect under reset / halt after reset”; Try 2 / 4 / 12 etc. depending on your J-Link version J-Link> r J-Link> halt Alternatively, try selecting "Connect under reset" in J-Link Commander. Re: Unable to flash S32K146EVB-Q144 board as D1 glowing red According to the S32K146EVB-SPF-29844-RB.pdf: J104 1-2 Reset signal from OpenSDA J10 2-3 P5V0 If you have an external 9V or 12V power supply, you can also try connecting J107 1-2 P5V_SBC. If you happen to have an external debugger, such as PEMicro Multilink, try using it to see if it can download programs for the S32K146. What was the last project downloaded? Is CSEc enabled? Please answer my previous questions and provide me with the reset signal measured using an oscilloscope.

如何配置 ADC 引脚 只是想知道如何根据板配置 adc 引脚 (S32K344)，我只是在尝试使用 ADC 精度引脚但一直困扰着如何为其编写代码、相应配置 ADC 和 BCTU 配置然后使用 adc 引脚，比如用板载电位计作为测试 我尝试更改 MCSPTEAK344 现有代码中的引脚，其中 PHA_I、PHB_I、DCB、DCI 等变量似乎与 S32K344 原理图文件中的引脚硬连线，如果是这样的话，我是否可以使用一个引脚（例如 PTE16）作为 adc 配置引脚，将其标记为"test" 并运行代码，然后用跳线将所述 PTE16 连接到电位器，并通过示波器检查数值？还是需要从头开始？ Re: How to configure ADC pins 你好@ishoboiM、 1.您可以使用 RTD 示例作为基础(Adc_Sar_Bctu_Ip_example_S32K344)，因为它配置了ADC_SAR 和 BCTU 的基本用法。如果使用 S32K3X4EVB-T172，ADCPOT0 将路由至 PTA11，即 ADC1_S10： 2.是的，这也是可能的。只需确认您使用的 ADC 实例和通道。PTE16 为 ADC0_P4。 我在另一篇文章中解释过：S32 design studio HOW TO ADC - NXP Community。 致以最诚挚的问候， Julián Re: How to configure ADC pins 你好，Julian，很抱歉这么晚才回复你 我尝试使用示例代码作为基础，但似乎在引脚部分出现了错误，确切地说，没有加载引脚，我遇到了"引脚初始化需要项目中的 PINS 驱动程序" 在配置部分更新代码时出现错误 我尝试自己选择并添加一个引脚 (pte16)，但仍然显示相同的错误 我使用的是 S32ds 3.5.6 和 RTD 3.0.0。版本 Re: How to configure ADC pins 你好@ishoboiM、 您指的是这个错误吗？ 这意味着驱动程序税务摊销收益中没有 PINS (Siul2_Port) 元器件： 出现这种情况是因为示例使用了内部带隙通道，没有配置任何外部引脚进行测量。只需将其添加到项目中，并在"PortConfigSet" 容器中配置引脚的 Mscr 值即可。 致以最诚挚的问候， Julián

先进的电机控制协处理器 我希望对高级电机控制协处理器有更深入的技术了解。 能否请您向我提供详细描述该外围设备的相关文件和技术介绍？ 特别是，如果能说明该模块与双 eFlexPWM / NanoEdge PWM 模块（2×，各 8 个通道）的区别或连接，包括任何功能重叠、交互机制或预期用例，我将不胜感激。 由于高级电机控制协处理器被强调为提供 16 通道可编程 I/O 定时器，而 eflexPWM 代表一组专用的电机控制 PWM 定时器，我想更好地了解这两个子系统在整个电机控制架构中是如何相互补充的。 Re: Adv. MotorControlCo-Processors 你好 通常，参考手册中描述了诸如eTPU、flexPWM、eMIO之类的电机控制定时器的操作。 在S32K39/37/36设备上，恩智浦包括eTPU：一种可编程的微编码定时引擎，具有自己的指令和数据RAM，旨在减轻实时I/O定时任务（PWM波形整形、换向调度、传感器解码、捕获/测量等）。这就是恩智浦材料中所说的 "高级电机控制协处理器"。 在更广泛的 S32K3 系列中，恩智浦重点推出 eMIOS（增强型模块化 I/O 子系统）和 LCU 作为标准电机控制定时器/逻辑组合。eMIOS 是一个高度灵活的 16 位定时器子系统，具有多种通道和模式（缓冲 PWM、中心对齐、死区互补、单脉冲/DAOC、输入捕获等）。由于 eMIOS 每通道占用空间小，边缘处理灵活，因此许多社区文档将其非正式地称为 "NanoEdge PWM "式模块。 如果您使用的是 S32K39 并需要最大限度的确定性或复杂的时间表（解析器、多电机换向、自定义波形），请使用 etPU 作为监控器；将 eflexPWM 连接到功率级；使用 emIO 进行辅助定时/捕获；为 ADC 窗口连接 TRGMUX/BCTU。 如果你使用的是 S32K344/358（没有 eTPU），请为反向器选择 eflexPWM，然后使用 emiOS + LCU/TRGMUX/BCTU 来管理捕获/触发信号/辅助 PWM。RTD 的 PWM 驱动程序可让您在一个配置中混合 eFlexPWM 和 eMIOS 通道。 具体实施可参考以下文献： S32K3xx DS（Rev.13，2025-11-12），设有& 区块。[nxp.com] 用于 eTPU/eMIOS/LCU 的 S32K39/37/36 DS 时序部分。[nxp.com.cn] S32K396 LV MC 套件（明确的 "eTPU 电机控制协处理器"）。[nxp.com] S32K3 电机控制手册（名为 eMIOS、LCU、触发信号、ADC/CMP）。[nxp.com]、 S32K3 系列手册（注明 16 位 emiOS 计时器）。[nxp.jp] RTD PWM 驱动器讨论（eFlexPWM 包含在统一 PWM 中）。[community.nxp.com] emiOS 使用指南 & 示例（OPWMB/OPWMCB/DAOC/OPWFMB，捕获模式）。[community.nxp.com] 使用 eMIOS 的单脉冲 PWM（DAOC/OPWMB 示例）。[community.nxp.com] 致以最诚挚的问候， Peter

MPC5748G 将 uart 与 tcpip 结合使用 我想把以太网传输和串行端口打印功能结合起来。在代码 A 中，我试图在串行端口打印的基础上添加以太网传输功能 (tcpip)，但失败了。我想在代码 B 的 LWIP 例程中添加串行端口显示功能，但按下 SW2 按钮后串行端口显示屏上看不到发送的信息。我不知道这两个地方设置得不对。 我是一名学生，这个问题已经困扰了我一个星期。如能解决，我将不胜感激 Re: MPC5748G combine uart with tcpip 我承认我用 AI 编写的代码是电子垃圾，但我不明白为什么在修改了两个例程的文件中使用相同的代码段只能实现一半的功能（UART 或 tcpip） 谁能帮帮我？

[MIMXRT1160-EVK] 1XK搭載: NXP-WIFIドライバをSDRAMに こんにちは！外部SDRAMを使用してRT1160-EVKでNXP Wi-Fiドライバを正常に実行できた方はいますか？オーバーレイで zephyr,sram = &sdram0 を設定したにもかかわらず、ファームウェアのロード中に 0x40000 (DTCM 制限) でバス障害が発生します。ヒープが SDRAM で正しく初期化されていないか、SDIO DMA の正しい MPU/Nocache 構成が欠落しているようです。何かヒントはありますか?また、.overlayも添付しますCASEとして、prj.confも保存してください。 Re: [MIMXRT1160-EVK] with 1XK: NXP-WIFI driver into SDRAM こんにちは、 @jaseze01 Zephyr OS を使用していますか? Zephyr のバージョンと Zephyr SDK のバージョンを教えていただけますか? この問題を再現するための詳細な手順を教えていただけますか? より良いサポートを提供できるよう、ローカルで再現できるかどうか試してみます。 よろしくお願いいたします。 Christine。 Re: [MIMXRT1160-EVK] with 1XK: NXP-WIFI driver into SDRAM こんにちは、クリスティン。 ご協力ありがとうございます。あなたが要求した情報は次のとおりです: ボード: NXP MIMXRT1160-EVK (Rev A) WiFi モジュール: M.2 インターフェース経由の Embedded Artists 1XK (Murata 1XK / NXP IW416)。 Zephyr OS バージョン: 4.3.0 Zephyr SDK バージョン: 0.17.4 ホストOS: Windows 私はこのプロジェクトに個別に取り組んでおり、アドレス `BFAR アドレス: 0x40000` で `正確なデータ バス エラー` (バス障害) が発生しています。このエラーは、ドライバが電圧スイッチを正常にネゴシエートした直後に発生します。 ハードウェアが正しく応答するようになったため (ログで「カードが 1.8V 信号に切り替えられました」と確認されています)、物理的な接続と電源は正常であると考えています。しかし、その直後に事故が起こります。 障害アドレス (`0x40000`) は、内部 ITCM/DTCM の 256 KB 境界と一致します。このことから、問題はメモリの配置に関連しているのではないかと疑っています。WiFi ファームウェアは約 500 KB なので、デフォルトの内部 RAM に収まらないか、DMA がアクセスが許可されていないメモリ領域 (DTCM など) にアクセスしようとしている可能性があります。 再現可能な手順 1.MIMXRT1160-EVK で `nxp,wifi` ドライバを有効にする Zephyr アプリケーションを構築しています。 2. `mimxrt1160_evk.overlay`を修正しましたファームウェアを収容するために外部 SDRAM (64MB の `&sdram0`) を有効にします。 3. 重複を避けるために、さまざまなメモリ構成 (システムとファームウェア用に SDRAM を分割) を試しました。 4. 起動時に、システムは SDIO バスを初期化し、1.8V に切り替えて、バス障害でクラッシュします。シーケンスを示すログ出力は次のとおりです。 [00:00:01.123,000] sd: カードが1.8V信号に切り替えられました [00:00:05.266,000] os: ***** バス障害 ***** [00:00:05.272,000] os: 高精度データ バス エラー [00:00:05.277,000] OS: BFAR アドレス: 0x40000 [00:00:05.283,000] OS: r0/a1: 0x80006945 r1/a2: 0x00040000 r2/a3: 0x0000000c [00:00:05.305,000] os: 障害のある命令アドレス (r15/pc): 0x3000242e リンカーがデータ/スタックを配置する場所と、WiFi ドライバが DMA 操作のためにそれを配置すると想定している場所に関して競合があるようです。 MIMXRT1160 で WiFi ファームウェアを外部 SDRAM に適切にロードするための推奨メモリ構成（オーバーレイ／リンカー）について教えてください。問題をローカルで再現して修正できる場合は、動作するオーバーレイ ファイルを共有していただけますか? よろしくお願いいたします！ Re: [MIMXRT1160-EVK] with 1XK: NXP-WIFI driver into SDRAM こんにちは、 @jaseze01 帯域幅が限られているため、返信が遅くなり申し訳ありません。 以下の内容を参考に試してみてはいかがでしょうか。 NXP M.2 Wi-Fi および BT シールド — Zephyr プロジェクト ドキュメント また、このディレクトリにはデフォルトのnxp_m2_1xk_wifi_bt.overlayがあります。 https://github.com/nxp-zephyr/nxp-zephyr/tree/nxp-v4.3-branch/boards/shields/nxp_m2_wifi_bt/ この.overlayもCANで参照できます1xk(M.2に適合インターフェース）を I.MXRT1160-EVK に接続します。 https://github.com/nxp-zephyr/nxp-zephyr/blob/nxp-v4.3-branch/boards/shields/nxp_m2_wifi_bt/boards/mimxrt1060_evk_mimxrt1062_qspi_C.overlay 上記が参考になったかどうかお知らせください。 まだ何か問題がある場合はお知らせください。 よろしくお願いいたします。 Christine。

S32 DS 3.3 许可证过期 你好，我的 S32 Design Studio 3.3 已过期： S32 Design Studio v.3.3 版 订购编号 S32DS-3-3_146477567 订购单编号 许可证总数： 101 激活代码 AF1B-F377-2238-53BB 您能帮我解决这个问题吗？非常感谢！ 亚历山大-穆勒 Re: S32 DS 3.3 License expired 你好、 您的 S32DS 许可证已延期。请使用旧代码重新激活 S32DS。

EB tresos の問題 - モジュールをインストールできない こんにちは、皆さん。 EB tresos に問題があります。誰かがヒントを与えてくれることを願っています。よろしくお願いします。 EB でプロジェクトを開きたいのですが、使用している EB のバージョンは 27.1.0 です。モジュールを開こうとすると、次のようなエラー ポップアップが表示され、 Eth_43_PFE_TS_T40D11M12I0R0がインストールされていないと表示されます。 EB tresos をインストールするときは、RTD フォルダーにリンクする必要があることは理解しており、実際にそうしました。 さらに、 Eth_43_PFE_TS_T40D11M12I0R0を RTD フォルダーと EB プラグイン フォルダーに貼り付けることもできます。 上記のすべてのアクションを実行しても何も変化はなく、エラーはそのまま残ります。 何か設定が足りないのでしょうか? BR、 ヤン Re: EB tresos issue - module cannot be installed こんにちは@Yang_Cさん、 返信が遅くなり申し訳ありません。あなたが言ったように、すべてが正しいようです。次のテストにご協力ください。 PFE-DRV_S32G_M7_MCAL_1.2.0.\example_application フォルダにある例の 1 つを開いてみて、それらのプロジェクトを問題なく開けるかどうかを確認してください。 リンク ファイルを削除し、Tresos ディレクトリにコピーされたプラグインのみを使用します。S32G MCAL ドライババージョン1.2.0のリリース ノートには、インストール方法が相互に排他的であると記載されています。 サンプル プロジェクトを開くことができるかどうか、またはリンク ファイルを削除するとプロジェクトの動作が変化するかどうかをお知らせください。 よろしくお願いします。 Re: EB tresos issue - module cannot be installed こんにちは、alejandro_eさん ご返信よろしくお願いします。 その結果について一つずつお答えします。 PFE-DRV_S32G_M7_MCAL_1.2.0.\example_application フォルダにある例の 1 つを開いてみて、それらのプロジェクトを問題なく開けるかどうかを確認してください。 - 試してみましたが、うまくいきませんでした。まだ Eth モジュールがインストールされていません。 リンク ファイルを削除し、Tresos ディレクトリにコピーされたプラグインのみを使用します。  - 試してみましたが、うまくいきませんでした。まだ Eth モジュールがインストールされていません。 また、PFE-DRV_S32G_M7_MCAL_1.4.0 もダウンロードし、PFE-DRV_S32G_M7_MCAL_1.4.0 のサンプル プロジェクトの 1 つを開いてみましたが、問題なく動作しました。Eth モジュールは NXP/RTD フォルダー内または EB/tresos/plugins フォルダー内にあり、どちらの方法でも問題なくプロジェクトを開くことができます。 BR、 ヤン Re: EB tresos issue - module cannot be installed こんにちは@Yang_Cさん、 返信が遅くなり申し訳ありません。私の側で問題を再現しようとしましたが、できませんでした。プラグインをコピーしてリンク ファイルを作成しました。また、使用している 2 つの PFE ドライバ バージョン (1.2.0 と 1.4.0) もコピーしました。C:\EB\tresos27\pluginsおよびC:\NXP\SW32G_RTD_4.4_4.0.2_HF03\eclipse\pluginsで次の PowerShell コマンドを実行できますか。 > Get-ChildItem -Depth 0 私のセットアップからの出力は次のとおりです。 PS C:\EB\tresos27\plugins> Get-ChildItem -Depth 0 Directory: C:\EB\tresos27\plugins Mode LastWriteTime Length Name ---- ------------- ------ ---- d----- 15/12/2025 02:23 p. m. Adc_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. BaseNXP_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. CanIf_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Can_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Crc_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. CryIf_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Crypto_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Csm_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Dem_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Det_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Dio_TS_T40D11M40I2R0 d----- 30/01/2025 04:42 p. m. dreisoft.tresos.fibeximporter d----- 30/01/2025 04:42 p. m. dreisoft.tresos.generator.ng.api d----- 15/12/2025 02:24 p. m. EcuC_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. EcuM_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Eep_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. EthIf_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. EthSwt_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. EthTrcv_TS_T40D11M40I2R0 d----- 15/12/2025 02:35 p. m. Eth_43_PFE_TS_T40D11M12I0R0 d----- 15/12/2025 03:04 p. m. Eth_43_PFE_TS_T40D11M14I0R0 d----- 15/12/2025 02:24 p. m. Eth_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Fee_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Fls_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. FrIf_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Fr_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Gpt_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. I2c_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Icu_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. LinIf_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Lin_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Mcl_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Mcu_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. MemIf_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. Ocotp_TS_T40D11M40I2R0 d----- 15/12/2025 02:24 p. m. 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Wdg_TS_T40D11M40I2R0 -a---- 22/08/2024 10:06 a. m. 2746 com.freescale.tools.tresos.xpath.jar -a---- 22/08/2024 10:23 a. m. 1757 com.nxp.tools.tresos.xpath.sqrt.jar -a---- 22/08/2024 10:31 a. m. 29240 freescale.tresos.flexray.jar 次に、プラグインのインストールに関連する違いがあるかどうかを比較CAN。 重要な違いが見つからない場合は、まだ行っていない場合は EB Tresos を再インストールしてみることをお勧めします。 問題を絞り込むのに役立つ情報を見つけた場合はお知らせください。 Re: EB tresos issue - module cannot be installed こんにちは、alejandro_eさん あなたの提案に従って比較してみました。結果は次のとおりです。 C:\EB\tresos27\pluginsの出力には、多くの違いがあります。 C:\NXP\SW32G_RTD_4.4_4.0.2_HF03\eclipse\plugins の出力に関しては、完全に同じです。 私の側で EB tresos を再インストールしてみます。更新があればお知らせします。 ご返信よろしくお願いします。 BR、 ヤン Re: EB tresos issue - module cannot be installed こんにちは@Yang_Cさん、 問題の回避策を見つけられてよかったです。あなたが言ったようにそれはかなり奇妙であり、あまり役に立たなくて申し訳ありません。 FUTURE、他の問題が発生した場合は、ためらわずに新しい投稿を作成してください。 よろしくお願いします Re: EB tresos issue - module cannot be installed こんにちは@Yang_Cさん、 EB Tresos Studio を再インストールした後、問題を解決できましたか? または、問題に関連する詳細情報を入手できましたか? よろしくお願いします。 Re: EB tresos issue - module cannot be installed こんにちは、alejandro_eさん 返信が遅くなり申し訳ありません。 残念ながら、EB tresos を再インストールしましたが、問題は依然として解決しません。問題は奇妙です。PFE 構成には Eth_43_PFE_TS_T40D11M14I0R0 を使用することにしました。 とにかくサポートしていただきありがとうございます。 BR、 ヤン

Programming S08 MCUs via Background Debug Mode (BDM) To program an S08 microcontroller using an external debugger, you’ll need to use the single-wire Background Debug Mode (BDM). This interface relies on the on-chip Background Debug Controller (BDC) module. BDM Connector The connector used for BDM is typically a 6-pin header. You can refer to the evaluation kits below for examples of how to wire and configure it: S08PB16 and S08PLS Evaluation Kit | NXP Semiconductors S08P-Lite Evaluation Board | NXP Semiconductors Setting Up in CodeWarrior 11.1 Once the physical connection to the MCU is established: Create a new bareboard project in CodeWarrior. Select the target MCU. Choose the connection interface during project setup.   To upload your code: Go to Debug → Debug As → CodeWarrior. If multiple connection options are available, a window will prompt you to select the one configured during project creation. Additional Resources For more details on how to use Background Debug Mode, the following document can be helpful on how to use the Background Debug Mode. AN3335, Introduction to S08 Background Debug Mode - Application Notes

S32K3 FPU INF 和 NaN 异常 你好、 我正在尝试为 S32K314 芯片上的 FPU 设置例外情况，但我无法弄清楚如何捕捉某些情况。 1) 我试图捕捉溢出和导致 INF 的操作。但是，当 INF 是输入之一时，它会将输出设置为 INF，但不会设置任何标志。如何使用异常捕获以 INF 为输入之一的操作？ 2) 我正试图使用异常捕获所有 NaNs（静噪和信号）。显然，我可以捕捉 SNaN，但如何使用异常捕捉 QNaN 呢？或者，我怎样才能让所有 NaNs 都是 SNaNs，或者让我捕捉到所有 NaNs。 谢谢、 约翰 Re: S32K3 FPU Exceptions for INF and NaN 1) INF 作为输入不会引起 IOC 或溢出，因为根据 IEEE-754 标准，它被认为是有效的。 对 INF 的操作可能无效： INF - INF → 无效，结果 = NaN（IOC 集）。 INF × 0 → 无效，结果 = NaN（IOC 设置）。 2)QNaN 不会引发异常；它们会静默传播。只有 SNaN 会引发无效操作条件。