My S32 Design Studio for ARM Version 2.2 license has expired. Could you please help me extend it? Thank you! My S32 Design Studio for ARM Version 2.2 license has expired. Could you please help me extend it? Thank you! Re: S32 Design Studio for ARM Version 2.2 许可证到期,麻烦帮忙延期，谢谢！ Hi,  your S32DS license has been extended. 

i.MX95 启动 ROM：配置 eMMC Boot0/Boot1 为主/从启动盘，FlexSPI NOR 为恢复盘 各位专家好， 我正在尝试了解 i.MX95 启动 ROM 是如何处理主启动、辅助启动和恢复启动阶段的。我已经查阅了参考手册和一些 U-Boot spl 源代码，但我仍然不清楚恢复启动机制的工作原理。 我的目标是实现以下启动架构： 主启动： eMMC Boot0 辅助启动： eMMC 启动1 Recovery 启动： FlexSPI 或非 闪存（黄金恢复镜像） 在查看arch/arm/mach-imx/image-container.c文件时，我注意到以下代码： printf("Boot stage: "); if (rom_data.boot_stage == 0x6) printf("Primary\n"); else if (rom_data.boot_stage == 0x9) printf("Secondary\n"); else if (rom_data.boot_stage == 0xa) printf("Recovery\n"); else printf("USB Serial Download\n"); 根据此，Boot ROM 似乎支持四个启动阶段：主启动、辅助启动、恢复启动和 USB 串口下载启动。但是，我找不到足够的信息来解释如何选择或配置恢复阶段。 我希望就以下问题获得一些指导： 是否可以将FlexSPI 或非 闪存配置为恢复引导设备，同时使用eMMC Boot0 和 Boot1作为主启动分区和辅助启动分区？ 如果支持这种配置，推荐的配置方法是什么？ 在选择主启动、辅助启动和恢复启动阶段时，启动 ROM 遵循的顺序是什么？ 如果主启动和辅助启动都失败，什么情况下会触发恢复启动阶段？ 在开发和验证过程中，可以有意重现哪些故障条件来模拟恢复模式？ 是否有任何文档或应用说明详细描述了启动 ROM 启动选择算法和恢复启动流程？ 引导设备熔丝配置（熔丝模式） 在选择恢复引导设备时 是否 起作用？ 恢复设备是由引导设备熔丝决定的吗？ 或者，即使启动设备熔丝到 eMMC 上，启动 ROM 能否自动切换到不同的启动设备（例如 FlexSPI NOR）？ 最终，我的目标是让系统正常从 eMMC Boot0 启动， 必要时 回退到 eMMC Boot1 ， 如果两个 eMMC 启动分区都不可用或无效， 则最终启动 存储在 FlexSPI 或非 中的 Golden Recovery Image 。 如果有人已经实现了类似的启动架构，或者可以向我提供相关的文档或应用笔记，我将非常感谢您的指导。 提前谢谢！ BR， 阿伦·库马尔 Re: i.MX95 Boot ROM: Configuring eMMC Boot0/Boot1 as Primary/Secondary and FlexSPI NOR as Recovery 你好， 是否可以将FlexSPI 或非 闪存配置为恢复启动设备，同时使用eMMC Boot0 和 Boot1作为主启动分区和辅助启动分区？ 不，这不可能。LP 启动的恢复引导设备只有 LPSPI1/2，你不能将任何其他启动源配置为恢复选项。

Ask for FS26 drawing source document Dear Support Team,   I’m engaged in software development based on FS26 SBC. The attached figure is quoted in our software development materials, yet I failed to locate its original official document.   Please help confirm which NXP FS26 document (datasheet / AN / safety manual / design guide) includes this diagram, and provide the corresponding document ID as well as figure chapter information.   Thank you very much for your assistance. Regards,   Re: Ask for FS26 drawing source document Dear Lai, I suppose that the document snippet you provided does not actually come from our FS26 documents. Instead it originates from the datasheet for the FS6500/FS4500 SBC family. Since you are developing software for the newer FS26 SBC family, you should look into the FS26 software quick start guide (AN14492), FS26 implementation and behaviors (AN12995) or the full FS26 datasheet instead. BRs, Tomas Re: Ask for FS26 drawing source document Dear Tomas, Thank you very much for your prompt clarification and guidance! Besides, I have another debug issue to consult you. Our system uses FS26 to supply FC7300 MCU. After FS26 enters FS_STATES_NORMAL_FS operational state, connecting J-Link will cause the RST pin to be pulled low multiple times consecutively, resulting in debugger connection failure. In normal running mode with regular watchdog refresh, the reset issue never occurs. Could you help analyze the root cause of this multi-reset phenomenon and share corresponding register configuration or hardware solutions? Thanks again for your support. Best regards, Lai Re: Ask for FS26 drawing source document Hello, I assume Jlink means connecting to JTAG? If You have repeating resets in a usually running system when connecting JTAG it sounds like there were some watchdog errors. Not really a surprise when an external debugger is in the game, which is interfering in CPU operation. We are using FS4500 and to my memory we always activate debug mode prior to using JTAG, because we do not have a CPU-SW snippet running that is acting the Watchdog during JTAG interference. To my humble understanding this is what the debug mode was made for.

E9171 AMDPU with T1040 RDB Board I Am using E9171 Amdgpu with T1040 NXP Board, here does this GPU supports per to peer data transfer using amdgpu.? this NXP is connected to FPGA and GPU via PCIe switch. this GPU should be able able to get data directly from FPGA using QDMA driver and also  does this NXP board supports direct peer to peer feature using AMDGPU driver? Re: E9171 AMDPU with T1040 RDB Board Do not assume that E9171 + AMDGPU on a T1040 platform supports FPGA→GPU PCIe P2P DMA. Based on currently available AMDGPU information, direct FPGA-to-AMDGPU P2P is not generally supported as a standard AMDGPU feature in the same way that NVIDIA GPUDirect RDMA is.   Does AMDGPU support PCIe Peer-to-Peer (P2P)? AMDGPU does contain Linux P2P infrastructure support (PCI_P2PDMA) and AMD KFD has an HSA_AMD_P2P option, but this support is primarily documented for: AMD GPU ↔ AMD GPU communication ROCm/HSA compute environments Platforms where the GPU exposes a large BAR and the platform/chipset allows PCIe P2P routing The Linux Kconfig description explicitly mentions P2P communication between AMD GPUs. FPGA → AMD GPU direct DMA? AMD engineers have publicly stated that: achieving P2P between Xilinx FPGA and AMD GPU is currently not directly supported and suggested a host-memory registration workaround instead of true device-to-device PCIe DMA. Therefore: Path Status AMD GPU ↔ AMD GPU Supported on specific ROCm platforms FPGA ↔ AMD GPU direct PCIe DMA Not generally supported by AMDGPU FPGA → Host DDR → GPU Supported FPGA P2P buffer mapped into host memory and registered with GPU   Does T1040 support PCIe P2P? From the T1040 side, PCIe hardware itself can forward Memory Read/Write TLPs between endpoints through a switch if: the PCIe switch allows P2P routing, ACS redirect is disabled (depends on switch), address translation is configured correctly. PCIe as a protocol does not prevent endpoint-to-endpoint transfers. However, T1040/NXP software does not automatically provide AMDGPU-FPGA P2P support. The critical question is whether: AMDGPU exports GPU memory for third-party DMA access. FPGA QDMA can obtain GPU BAR/VRAM physical addresses. Linux IOMMU/P2PDMA path accepts the transaction. The AMDGPU limitation is typically the blocking factor rather than the T1040 PCIe controller itself. What is likely to work on your system? Current topology:           PCIe Switch            /                     \ FPGA(QDMA)    E9171 GPU            \                       /              T1040 RC Most likely supported flow: FPGA ---> DDR (T1040 memory) | v AMDGPU DMA | VRAM Not guaranteed to work: FPGA(QDMA) ---> GPU VRAM because AMDGPU generally does not expose a GPUDirect-RDMA-like interface for arbitrary FPGA devices.

33FS45xx - VAUXの過電圧耐性 私は33FS4500を使っており、現在はVAUX電源をトラッカーとして外部センサ電源として使っています。ユースケースには、エラーCASEでバッテリーレベル(32/40V)までの短絡が含まれます。 33FS* データシートには最大値が記載されています。チップ本体のすべてのピンに対して40Vですが、過電圧が発生した場合の外部pnpトランジスタへの影響や、VAUXとバックスの間に逆流保護があるかどうかは明記されていません。 - 外部センサ供給はVAUXの意図されたユースケースか? - VAUXに追加の保護が必要か? もしそうなら、回路はどのような形ですか? 最初のアイデアとしては、トランジスタとVAUX(およびそのフィードバック)の間にショットキーダイオードを設置するのが考えられます。 Re: 33FS45xx - overvoltage capability of VAUX HajoV様、 VAUXを外部/オフボードのセンサ電源として使用することは、FS4500の意図された用途です。VAUXはまた、比率測定センサー用途向けにVCCAに従う追跡モードで動作することも可能です。   バッテリーへのショート(32Vから40V)の可能性がある場合、FS4500のドキュメントにはVAUX関連ピンは最大40Vまで定格されており、VAUXはオフボード電源にも適していることが明記されています。出力コンデンサは40V以上の定格のものを使用することをお勧めします。   データシート、セーフティマニュアル、FAQには、VAUXとバック/VPREレギュレーター間の内部逆流保護を肯定する記述は見つかりませんでした。したがって、堅牢なオートモーティブ設計には、逆流防止や故障状況や過渡現象に対する堅強性を高めるために、ショットキーブロッキングダイオードやTVSクランプなどの外部保護を検討することを推奨します。   敬具、 ヨゼフ Re: 33FS45xx - overvoltage capability of VAUX うーん… この情報はあまり役に立たず、データシートの欠落部分を繰り返しているだけなので、少し残念です。 バッテリー(およびGND)へのショートは、なぜかクラス1のエラー条件であり、すべての移動式エレトロニクスは生き残ることが期待されます。SBC/センサートラッカー電源を設計するなら、チップだけでなく必要なペリフェラルも通常の過電圧に安全に耐えられると期待します。 (それほど強力ではない)テレビダイオードのような外部保護装置は、通常のバッテリー電圧以上でのみ動作することがあります😐. したがって、この質問が関わる臨界範囲(8.. 32V)は保護しません。 解決策を見つけるために、pnpトランジスタにショットキーダイオードを直列に追加した回路をテストしてみようと思います。ダイオードの直線性によってVAUXが安定し、回路がテストできることを期待しています。 （ダイオードが常に導通するように、初期負荷を追加しました。） VAUXに必要な電流は100mA未満なので、ダイオードの電圧降下は許容範囲内だと考えています。

E9171 AMDPUとT1040 RDBボード 私はE9171 AMDGPUにT1040 NXPボードを搭載していますが、このGPUはamdgpuを使ったパートゥピアデータ転送に対応していますか?このNXPはPCIeスイッチを介してFPGAおよびGPUに接続されています。このGPUはQDMAドライバーを使ってFPGAから直接データを取得できるはずですし、またこのNXPボードはAMDGPUドライバーを使った直接ピアツーピア機能をサポートしていますか? Re: E9171 AMDPU with T1040 RDB Board T1040プラットフォーム上のE9171 + AMDGPUがFPGA→GPU PCIe P2P DMAをサポートしていると考えないでください。現在入手可能なAMDGPUの情報に基づくと、NVIDIA GPUDirect RDMAのように、FPGAとAMDGPU間の直接的なP2P通信は、AMDGPUの標準機能として一般的にはサポートされていません。   AMDGPUはPCIeピアツーピア(P2P)をサポートしていますか? AMDGPUにはLinuxのP2Pインフラストラクチャサポート(PCI_P2PDMA)があり、AMD KFDにはHSA_AMD_P2Pオプションがありますが、このサポートは主に以下の目的で文書化されています: AM GPU ↔ AMD GPU通信 ROCm/HSAコンピューティング環境 GPUが大きなBARを露出し、プラットフォームやチップセットがPCIe P2Pルーティングを可能にするプラットフォーム Linux Kconfigの説明には 、AMDのGPU間のP2P通信が明示的に記載されています。 FPGA→AMD GPUのダイレクトDMAに適用できますか? AMDのエンジニアは次のように公に述べている。 Xilinx FPGAとAMD GPU間のP2Pは現在直接サポートされていません そして、真のデバイス間PCIe DMAの代わりに、ホストメモリ登録の回避策を提案した。 そのため、 パス ステータス AMD GPU ↔ AMD GPU 特定のROCmプラットフォームでサポートされています FPGA ↔ AMD GPUダイレクトPCIe DMA AMDGPUでは一般的にサポートされていません FPGA →ホストDDR → GPU サポートされる FPGA P2Pバッファはホストメモリにマッピングされ、GPUに登録されました   T1040はPCIe P2Pをサポートしていますか? T1040側からは、PCIeハードウェア自体がスイッチを介してメモリ読み書きTLPを転送できる場合、以下の場合に限ります: PCIeスイッチはP2Pルーティングを可能にします。 ACSリダイレクトは無効化されています(スイッチによります)。 住所変換は正しく設定されています。 PCIeというプロトコルは、エンドポイント間のデータ転送を妨げるものではありません。しかし、 T1040/NXPソフトウェアは自動的にAMDGPU-FPGAのP2Pサポートを提供するわけではありません。重要な問題は、次の点である。 AMDGPUはGPUメモリをエクスポートしてサードパーティのDMAアクセス用にします。 FPGA QDMAはGPUのBAR/VRAM物理アドレスを取得することができます。 LinuxのIOMMU/P2PDMAパスはトランザクションを受け入れます。 通常、T1040 PCIeコントローラ自体よりもAMDGPUの制限がブロック要因となっています。 あなたのシステムでうまく機能しそうなものは何ですか？ 現在のトポロジー： PCIeスイッチ / \ FPGA(QDMA)E9171 GPU \ / T1040 RC 最も可能性の高いサポートフロー： FPGA →--> DDR（T1040メモリ） | V AMDGPU DMA | VRAM 動作保証はありません： FPGA(QDMA)---> GPU VRAM AMDGPUは一般的に任意のFPGAデバイス向けにGPUDirect-RDMAのようなインターフェースを公開しないからです。

S32G399A serial boot IO confirm Hi  I am reading the S32G3 Reference Manual. The Serial Boot section mentions that the CAN and UART interfaces use: UART: RX = PAD[42], TX = PAD[41] CAN: RX = PAD[43], TX = PAD[44] However, I cannot find PAD[41], PAD[42], PAD[43], or PAD[44] in the SoC pad list or pin descriptions. Could you please clarify which physical SoC pins or signals correspond to PAD[41], PAD[42], PAD[43], and PAD[44]? Also, are these pads associated with a specific LINFlexD instance and FlexCAN instance used by the BootROM Serial Boot mode? Re: S32G399A serial boot IO confirm Hi,MichaelTao Thank you for contacting us. I have received your question and will help you to check it. BR Joey Re: S32G399A serial boot IO confirm Hi，MichaelTao Please refer to the attachment S32G_IOMUX.xlsx in the S32G3 Reference Manual to obtain more information regarding the pin correspondence as you described. Hope this information can help you. BR Joey

MCTPTX1AK324，FreeMASTER 连接问题 0x80000101 我正在使用MCTPTX1AK324开发板进行电机开发。目前，当我按下按钮3时，电机可以运转。我需要使用MCAT主机来调整设置，但是当我使用freeMASTER通过串口连接时，出现错误：连接超时，0x8000 0101。请问您能否帮忙查看一下示例程序是否需要修改？ 目前，演示程序的部分代码被屏蔽了。在 M3 上初始化 GD3000 和 IPCF 会导致程序冻结，因此我们根据 FAE 的建议阻止了它们。 第三季度 Re: MCTPTX1AK324, FreeMASTER connecttion problem 0x80000101 你好， 以下是一些解决 FreeMASTER 连接超时问题的通用提示。如果这些方法都不奏效，我会尝试联系电机控制团队寻求更具体的帮助。 通常情况下，超时意味着板没有响应 FreeMASTER 命令。我建议如下： 1. 请确保您运行的是从 NXP 收到的原始未修改软件，并且使用原装电路板套件。 2. 检查连接端口和电缆。在 FreeMASTER 中，转到“项目/选项”，然后检查串行 COM 端口。您的系统中可能存在多个端口，而您选择了错误的端口。 3. 使用工具/连接向导探测不同的 COM 端口。 4. 尝试将 FreeMASTER 与不同的应用程序一起使用，理想情况下，如果目标板有 FreeMASTER 示例应用程序，则可以使用这些示例应用程序。 5. 进阶：将示波器或逻辑分析仪连接到串行通信线路，查看 RX 和 TX 信号是否有效。在 FMSTR_ProtocolDecoder 处设置断点，看看代码是否会在那里停止。否则，这些命令甚至无法到达MCU。 问候， 米哈尔

S32G399A 串行启动 I/O 确认 你好 我正在阅读S32G3参考手册。 串行启动部分提到，CAN 和 UART 接口使用： UART：RX = PAD[42]，TX = PAD[41] CAN：RX = PAD[43]，TX = PAD[44] 但是，我在 SoC 焊盘列表或引脚描述中找不到 PAD[41]、PAD[42]、PAD[43] 或 PAD[44]。 请问 PAD[41]、PAD[42]、PAD[43] 和 PAD[44] 分别对应哪些 SoC 物理引脚或信号？ 另外，这些焊盘是否与 BootROM 串行启动模式使用的特定 LINFlexD 实例和 FlexCAN 实例相关联？ Re: S32G399A serial boot IO confirm 你好， MichaelTao 感谢您与我们联系。 我已经收到您的问题，我会帮您核实。 BR 乔伊 Re: S32G399A serial boot IO confirm 您好， MichaelTao 请参考 S32G3 参考手册中的附件 S32G_IOMUX.xlsx，以获取有关您所描述的引脚对应关系的更多信息。 希望这些信息对您有所帮助。 BR 乔伊

MCTPTX1AK324, FreeMASTER connecttion problem 0x80000101 I'm using the MCTPTX1AK324 development board for motor development,，Right now，when I press button 3, the motor can run，I need to use the MCAT host computer to adjust the settings，But when using freeMASTER with the serial connection, it shows an error: connection timeout, 0x8000 0101，Can you take a look and see if the demo program needs any changes? Currently, the demo program has some code blocked. Initializing GD3000 and IPCF on the M3 causes the program to freeze, so we blocked them based on the FAE's suggestion. 3Q Re: MCTPTX1AK324, FreeMASTER connecttion problem 0x80000101 Hello,  here are some generic hints to resolve FreeMASTER connection timeout issues. If these will not help, I will try to reach out to motor control team for more specific help. Generally, timeout means the board does not answer FreeMASTER commands. I would recommend the following: 1. Make sure you are running the original unmodified software received from NXP and use a original board kit. 2. Check connection port and cable. In FreeMASTER go to Project/Options and check the serial COM port. It can happen there are more ports in your system and you have chosen a wrong one. 3. Use Tools/Connection Wizard to probe different COM ports. 4. Try to use FreeMASTER with a different application, ideally one of FreeMASTER sample applications if these are available for your target board. 5. Advanced: Hook an oscilloscope or logic analyzer to serial communication lines to see if the RX and TX signals are active. Put a breakpoint to FMSTR_ProtocolDecoder to see if the code ever stops there. If not, the commands do not even reach the MCU. Regards, Michal

S32 Design Studio for ARM Version 2.2 许可证到期,麻烦帮忙延期，谢谢！ S32 Design Studio for ARM Version 2.2 许可证到期,麻烦帮忙延期，谢谢！ Re: S32 Design Studio for ARM Version 2.2 许可证到期,麻烦帮忙延期，谢谢！ 你好， 您的S32DS许可证已延期。

如何在不启用任何中断的情况下将 LPI2C 外设与 DMA 配合使用？ 你好， 我正在使用NXP S32K396 MCU ，并且希望在不启用任何中断的情况下使用 eDMA 执行 LPI2C 主站事务。在我的项目中，我使用了LPI2C1外设。 当启用以下中断时，我可以使用 DMA 成功执行 LPI2C 读写事务： LPI2C1_IRQn eDMA0_DMATTCD_CH16_CH17_IRQn 然而，RTD LPI2C DMA 实现似乎依赖于这些中断。 在 Lpi2c_Ip_MasterSendData() 函数中，LPI2C 主中断始终由驱动程序启用： 此外，通过 Lpi2c_Ip_MasterTxDmaConfig() 和 Lpi2c_Ip_MasterRxDmaConfig() 配置的 TX 和 RX 的 DMA TCD 始终启用 DMA 主循环完成中断： Lpi2c_DmaTransferList[9u] .Param = DMA_IP_CH_SET_CONTROL_EN_MAJOR_INTERRUPT ; Lpi2c_DmaTransferList[9u] .Value = 1U; 我还注意到，在其他函数中 - Lpi2c_Ip_MasterSendDataBlocking() 似乎没有为 LPI2C 传输配置 DMA TCD。 我希望使用 DMA 执行完整的 LPI2C 发送和接收事务，同时禁用 LPI2C1_IRQn 和 eDMA 通道中断。   如果可以的话，NXP能否提供一个使用DMA的LPI2C主控端TX/RX示例，其中LPI2C和DMA中断均被禁用？   MCU：NXPS32K396 RTD：6.0.0 NXP Studio：3.6.1   非常感谢您的帮助。非常感谢！ 如有需要，我可以附上我的项目文件。 Re: How to use LPI2C peripheral with DMA without enabling any interrupts? 你好@ rkhw 从当前的驱动程序实现来看，“Lpi2c_Ip_MasterSendData()”依赖于LPI2C主中断和DMA主循环完成中断来进行传输完成和状态处理。 因此，如果不启用中断，就无法启用 DMA。RTD驱动程序不支持此用法。

S32G399A シリアルブートI/O確認 こんにちは S32G3リファレンスマニュアルを読んでいます。 シリアルブートのセクションでは、CANおよびUARTインターフェースが以下を使用していることが記載されています: UART: RX = PAD[42]、TX = PAD[41] CAN:RX = PAD[43]、TX = PAD[44] しかし、SoCのパッドリストやピン説明にPAD[41]、PAD[42]、PAD[43]、またはPAD[44]が見当たりません。 PAD[41]、PAD[42]、PAD[43]、PAD[44]に対応する物理的なSoCピンや信号を教えていただけますか? また、これらのパッドは、BootROMシリアルブートモードで使用される特定のLINFlexDインスタンスおよびFlexCANインスタンスに関連付けられていますか？ Re: S32G399A serial boot IO confirm こんにちは、マイケルタオ お問い合わせいただきありがとうございます。 ご質問を拝受いたしました。確認させていただきます。 BR ジョーイ Re: S32G399A serial boot IO confirm こんにちは、 MichaelTao あなたが述べたピン対応についての詳細は、S32G3リファレンスマニュアルの添付資料S32G_IOMUX.xlsxを参照してください。 この情報があなたの助けになれば幸いです。 BR ジョーイ

i.MX95 Boot ROM: Configuring eMMC Boot0/Boot1 as Primary/Secondary and FlexSPI NOR as Recovery Hello Experts, I am trying to understand how the i.MX95 Boot ROM handles the Primary, Secondary, and Recovery boot stages. I have gone through the Reference Manual and some of the U-Boot spl source code, but I am still not clear on how the Recovery boot mechanism is intended to work. My goal is to implement the following boot architecture: Primary boot: eMMC Boot0 Secondary boot: eMMC Boot1 Recovery boot: FlexSPI NOR flash (Golden Recovery Image) While looking through arch/arm/mach-imx/image-container.c, I noticed the following code: printf("Boot stage: "); if (rom_data.boot_stage == 0x6) printf("Primary\n"); else if (rom_data.boot_stage == 0x9) printf("Secondary\n"); else if (rom_data.boot_stage == 0xa) printf("Recovery\n"); else printf("USB Serial Download\n"); Based on this, it appears that the Boot ROM supports four boot stages: Primary, Secondary, Recovery, and USB Serial Download. However, I could not find sufficient information explaining how the Recovery stage is selected or configured. I would appreciate some guidance on the following questions: Is it possible to configure FlexSPI NOR flash as the Recovery boot device while using eMMC Boot0 and Boot1 as the Primary and Secondary boot partitions? If this configuration is supported, what is the recommended way to configure it? What is the sequence followed by the Boot ROM when selecting between the Primary, Secondary, and Recovery boot stages? If both Primary and Secondary boot attempts fail, what conditions trigger the Recovery boot stage? What failure conditions can be intentionally reproduced to simulate Recovery mode during development and validation?  Is there any documentation or application note that describes the Boot ROM boot selection algorithm and Recovery boot flow in detail? Does the boot device fuse configuration (Fuse Mode) play any role in selecting the Recovery boot device? Is the Recovery device determined by the boot device fuses? Or can the Boot ROM automatically switch to a different boot device (such as FlexSPI NOR) even when the boot device is fused to eMMC? Ultimately, my objective is to have the system normally boot from eMMC Boot0, fall back to eMMC Boot1 if necessary, and finally boot a Golden Recovery Image stored in FlexSPI NOR if both eMMC boot partitions are unavailable or invalid. If anyone has implemented a similar boot architecture or can point me to the relevant documentation or application notes, I would really appreciate your guidance. Thank you in Advance ! BR, Arun Kumar Re: i.MX95 Boot ROM: Configuring eMMC Boot0/Boot1 as Primary/Secondary and FlexSPI NOR as Recovery Hello, Is it possible to configure FlexSPI NOR flash as the Recovery boot device while using eMMC Boot0 and Boot1 as the Primary and Secondary boot partitions? No, it is not possible. The recovery boot device for LP boot is only LPSPI1/2, you can't configure any other boot source as recovery option. 

索取 FS26 图纸源文件 尊敬的技术支持团队：   我从事基于 FS26 SBC 的软件开发工作。附件中的图表引用自我们的软件开发资料，但我未能找到其原始官方文件。   请帮忙确认 NXP FS26 的哪个文档（数据手册/AN/功能安全手册/设计指南）包含此图，并提供相应的文档 ID 以及图表章节信息。   非常感谢您的帮助。 此致，   Re: Ask for FS26 drawing source document 亲爱的赖女士， 我猜想您提供的文档片段实际上并非来自我们的 FS26 文档。它实际上源自 FS6500/FS4500 SBC 系列的数据手册。 由于您正在为较新的 FS26 SBC 系列开发软件，因此您应该查看 FS26 软件快速入门指南 (AN14492)、FS26 实现和行为 (AN12995) 或完整的 FS26 数据手册。 BRs，托马斯 Re: Ask for FS26 drawing source document 亲爱的托马斯： 非常感谢您的及时澄清和指导！ 此外，我还有另一个调试问题需要请教您。 我们的系统使用 FS26 为 FC7300 MCU 供电。当 FS26 进入 FS_STATES_NORMAL_FS 运行状态后，连接 J-Link 将导致 RST 引脚连续多次被拉低，从而导致调试器连接失败。 在正常运行模式下，通过定期的看门狗刷新，不会出现RESET问题。 能否帮忙分析一下这种多重RESET现象的根本原因，并分享相应的寄存器配置或硬件解决方案？ 再次感谢您的支持。 此致， 赖 Re: Ask for FS26 drawing source document 你好， 我猜Jlink是指连接到JTAG？ 如果在正常运行的系统中连接 JTAG 时出现反复复位，则可能是看门狗出现错误。 当游戏中存在外部调试器，干扰 CPU 运行时，出现这种情况并不奇怪。 我们正在使用 FS4500，据我所知，我们在使用 JTAG 之前总是会激活调试模式，因为我们没有运行 CPU-SW 代码片段来在 JTAG 干扰期间充当看门狗。 依我拙见，调试模式就是为此而设计的。

KinetisのMCUを使っている方はいらっしゃいますか? 現在、USB搭載のMCUをいくつか評価していて、Kinetisシリーズの機能セットが目に留まりました。いくつかサンプル(メインのものはK22FN1M0VLH12にしたいと思っています)、ヘッダー付きのブレイクアウトに置き、EzPortやSPIを使ってコードをブートストラップする方法も考え出しましたが、今は本格的なファームウェア開発を始める段階に来ています。ソフトウェア開発は経験がありますが、組み込みプラットフォームの仕事はあまりありません。Freescaleがここ数ヶ月リリースした新しいEclipseベースのツールチェーンとProcessor Expertの見た目が気に入っています。なぜなら、ペリフェラルの初期化を多く処理してくれるからです。しかし、その方法やGCCベースのツールチェーンでKinetisを使うことについての情報が本当に不足しているのを見かけます。出回っている情報（ごくわずかだが）は、FRDMボードに関するものに限られているようで、それらは安価ではあるものの、同社の製品ラインナップのごく一部に限定されている。 最近Kinetisで何か仕事をした方はいらっしゃいますか?もしそうなら、どのツールチェーンを使いましたか? 他のベンダーの類似ARMチップと比べて、Kinetisのデバイスやドキュメント、ツールについての一般的な印象はどうですか? もしK20 FRDMボードを手に入れた場合、得られた知識は実際のアプリケーションで使いたいK22Fチップに比較的ポータブルになると思いますか?K22F FRDMボードもあるが、価格は2倍で、その差額はSTM32開発ボードを購入して比較評価するのにちょうど足りる金額だ。 また、一般的に、開発用ボードからカスタムボードにコードを移植するのはどれくらい簡単なのでしょうか？開発ボードからカスタム回路への移行におけるあなたのアプローチは何ですか? 質問が多くて申し訳ありませんが、皆さんの知恵を拝借できればと思っています。 Re: Anybody using Kinetis MCUs? こんにちは、 @lukutu さん、 投稿ありがとうございます。 実は、あなたが言及したEclipseベースのツールチェーンについてですが、おそらくKinetis Design Studio(KDS)やProcessor Expertのことを指しているのだと思います。これらのツールは現在レガシー製品であり、現在は積極的にサポートされていません。 Kinetis Design Studioの後継として、NXPは MCUXpresso IDEを導入しました。KDSと同様に、MCUXpresso IDEもEclipseベースで、GNUツールチェーン、SDKサンプルインポート、ピン/クロック/周辺機器設定ツール、フラッシュプログラミング機能、シームレスなSDK統合を統合し、よりモダンで完全にサポートされた開発環境を提供します。 MCUXPresso SDKはこちらからダウンロードできます:MCUXpresso SDK Builder 設定ツールの使い方については、MCUXpresso IDEのMCUXpresso Config Toolを参照してください。   ハードウェアの選定に関しては、 FRDM-K22Fボードを検討することをお勧めします。K20 FRDMプラットフォームとは大きく異なり、さらに追加の利点があります。 購入後、注文確認メールに返信して無料のFRDM-MCXE31B、FRDM-MCXN236、FRDM-MCXA153、またはFRDM-MCXA156クーポンを申請し、MCXマイクロコントローラを評価することができます。 MCXファミリーはNXPの最新のMCUポートフォリオであり、新しいデザインに対してより長い製品ライフサイクルを提供します。USBを含む FRDM-MCXA156を検討してみると良いでしょう。将来の開発や評価に良い選択肢になるかもしれません。 開発ボードからカスタムボードへのコード移植については、MCUXPressoを使えば簡単に実現できます。以下の記事をご参照ください。 実践形式ワークショップ:デバイス用のカスタムボードSDK作成 カスタムボードMCUXpresso SDKの作成方法 他に質問がありましたら、お気軽にお知らせください。喜んでお手伝いします。 BR セレステ

有人在使用Kinetis的MCU吗？ 我目前正在评估一些配备 USB 接口的微控制器，Kinetis 系列的功能集引起了我的注意。我有一些样品（我主要想重点研究的是 K22FN1M0VLH12），把它们放在带接头的扩展板上，并且已经找到了一种使用 EzPort/SPI 将引导代码加载到它们上面的方法，但我现在到了需要真正开始进行正式固件开发的阶段。我做过不少软件开发工作，但在嵌入式平台方面经验不多。我喜欢飞思卡尔最近几个月发布的基于 Eclipse 的新工具链和 Processor Expert，因为它处理了很多外围设备初始化工作。然而，我发现关于这方面的信息非常匮乏，也缺乏关于在基于 GCC 的工具链中使用 Kinetis 的信息。目前流传的信息（虽然很少）似乎仅限于他们的 FRDM 板，虽然价格便宜，但仅限于他们可用产品系列的一小部分。 最近有人用过Kinetis吗？如果是的话，你使用了哪条工具链？ 与其它厂商的类似ARM芯片相比，人们对Kinetis的设备/文档/工具的总体印象如何？ 如果我拿到一块 K20 FRDM 板，大家认为我所获得的知识能否相对地迁移到我想在实际应用中使用的 K22F 芯片上？虽然有 K22F FRDM 开发板，但价格是它的两倍，差价还不够买一块 STM32 开发板来和这块板一起评估。 另外，一般来说，将代码从开发板移植到定制板有多容易？从开发板到定制电路，您采取了什么方法？ 如果问题太多，请见谅——我只是希望能请教一些专家意见。 Re: Anybody using Kinetis MCUs? 你好@lukutu ， 感谢你的帖子。 事实上，关于你提到的基于 Eclipse 的工具链，我假设你指的是 Kinetis Design Studio (KDS) 和 Processor Expert。这两个工具现在都是过时产品，不再提供支持。 作为 Kinetis Design Studio 的继任者，NXP 推出了MCUXpresso IDE 。与 KDS 一样，MCUXpresso IDE 也是基于 Eclipse 的，并集成了 GNU 工具链、SDK 示例导入、引脚/时钟/外设配置工具、闪存编程功能以及无缝的 SDK 集成，从而提供了一个更现代化且完全支持的开发环境。 MCUXPresso SDK 可在此处下载： MCUXpresso SDK Builder 您可以参考MCUXpresso IDE 的 MCUXpresso 配置工具来了解配置工具的使用方法。   至于硬件选择，我建议考虑FRDM-K22F主板。因为它与 K20 FRDM 平台有很大不同，而且还有一个额外的好处：购买后，回复您的订单确认电子邮件，即可申请免费的 FRDM-MCXE31B、FRDM-MCXN236、FRDM-MCXA153 或 FRDM-MCXA156 优惠券，用于评估 MCX 微控制器。 MCX 系列是恩智浦最新的 MCU 产品组合，可为新设计提供更长的产品生命周期。您可以考虑FRDM-MCXA156 ，它包含 USB 接口，对于未来的开发和评估来说可能是一个不错的选择。 关于将代码从开发板移植到定制板，使用 MCUXPresso 可以轻松实现，请参考以下帖子： 实践工作坊：为您的设备创建自定义板级 SDK 如何创建自定义板 MCUXpresso SDK 如果您还有其他问题，请告诉我。我很乐意帮忙。 BR 塞莱斯特

E9171 AMDPU 带 T1040 RDB 板 我正在使用E9171 AMDGPU和T1040 NXP主板，请问这款GPU是否支持使用AMDGPU进行点对点数据传输？NXP主板通过PCIe交换机连接到FPGA和GPU。该GPU应该能够使用QDMA驱动程序直接从FPGA获取数据，另外，该NXP板是否支持使用AMDGPU驱动程序的直接点对点功能？ Re: E9171 AMDPU with T1040 RDB Board 不要假设 T1040 平台上的 E9171 + AMDGPU 支持 FPGA→GPU PCIe P2P DMA。根据目前可获得的 AMDGPU 信息，直接 FPGA 到 AMDGPU 的 P2P 通常不作为标准 AMDGPU 功能得到支持，不像 NVIDIA GPUDirect RDMA 那样。   AMDGPU是否支持PCIe点对点（P2P）连接？ AMDGPU确实包含Linux P2P基础架构支持（PCI_P2PDMA），AMD KFD也有一个HSA_AMD_P2P选项，但这种支持主要针对以下情况： AMD GPU ↔ AMD GPU 通信 ROCm/HSA 计算环境 GPU 暴露出大 BAR 且平台/芯片组支持 PCIe P2P 路由的平台 Linux Kconfig 的描述明确提到了AMD GPU 之间的 P2P 通信。 FPGA → AMD GPU 直接 DMA？ AMD工程师曾公开表示： 目前尚不支持在 Xilinx FPGA 和 AMD GPU 之间实现 P2P 通信。 并建议采用主机内存注册变通方案，而不是真正的设备到设备 PCIe DMA。 因此： 通路 状态 AMD GPU ↔ AMD GPU 支持特定 ROCm 平台 FPGA ↔ AMD GPU 直接 PCIe DMA AMDGPU通常不支持此功能。 FPGA → 主机 DDR → GPU 支持 FPGA P2P缓冲区映射到主机内存并注册到GPU   T1040 是否支持 PCIe P2P？ 从 T1040 端来看，如果满足以下条件，PCIe 硬件本身可以通过交换机在端点之间转发内存读/写 TLP： PCIe交换机支持P2P路由， ACS重定向已禁用（取决于交换机）， 地址映射配置正确。 PCIe 协议本身并不能阻止端到端数据传输。但是， T1040/NXP 软件不会自动提供 AMDGPU-FPGA P2P 支持。关键问题在于： AMDGPU 导出 GPU 内存以供第三方 DMA 访问。 FPGA QDMA 可以获取 GPU BAR/VRAM 物理地址。 Linux IOMMU/P2PDMA 路径接受事务。 通常情况下，AMDGPU 的限制才是阻碍因素，而不是 T1040 PCIe 控制器本身的限制。 哪些方法可能适用于您的系统？ 当前拓扑结构： PCIe交换机 / \ FPGA（QDMA）E9171 GPU / T1040 RC 最有可能支持的流程： FPGA ---> DDR（T1040 内存） | v AMDGPU DMA | 显存 不保证有效： FPGA（QDMA）---> GPU显存 因为 AMDGPU 通常不会为任意 FPGA 设备公开类似 GPUDirect-RDMA 的接口。

33FS45xx - overvoltage capability of VAUX I am using 33FS4500 and currently applying the VAUX supply as tracker to act as an external sensor supply. The use case includes short to battery level (32/40V) in error cases. The 33FS* data sheet states max. 40V for all pins the of chip itself, but does not state the consequences for the external pnp transistor in case of an overvoltage and whether there is a reverse current protection between VAUX and the Buck. - Is external sensor supply an intended use case of VAUX? - do I need an extra protection for VAUX?    and if - how does the circuit look like?   a first idea might be a schottky diode between transistor and VAUX (and its feedback). Re: 33FS45xx - overvoltage capability of VAUX Dear HajoV, using VAUX as an external/off-board sensor supply is an intended use case of the FS4500. VAUX can also operate in tracking mode to follow VCCA for ratiometric sensor applications.    For a potential short-to-battery condition (32 V to 40 V), the FS4500 documentation specifies that the VAUX-related pins are rated up to 40 V absolute maximum and explicitly mentions that VAUX is suitable for off-board supplies. It is also recommended to use an output capacitor rated above 40 V.   We could not find any statement in the datasheet, Safety Manual, or FAQ that confirms internal reverse-current protection between VAUX and the Buck/VPRE regulator. Therefore, for robust automotive designs, we recommend considering external protection, such as a Schottky blocking diode and/or a TVS clamp, to prevent back-feeding and improve robustness against fault conditions and transients.   With Best Regards, Jozef Re: 33FS45xx - overvoltage capability of VAUX Mhhh.. This information is not helping much and it is a bit disappointing as it only repeats the gaps in the data sheet. Short to battery (and GND) is somehow the class 1 error condition, every mobile eletronics is expected to survive. If designing an SBC/sensor tracker supply , I would expect, that not only the chip but the required peripherals safely survive usual overvoltages. External protection devices like (not so powerful) TVS diodes may act only above usual battery voltages😐. So they do not protect the critical range this question is about  (8.. 32V). Just to have a solution I am going to test a circuit with additional schottky diode in series to the pnp hoping that the linearity of the diode is sufficient to keep VAUX stable and test the circuit. (I added some default load to enshure that the diode is always conducting.) As I need << 100mA on VAUX I expect the diode drop to be tolerable.

33FS45xx - VAUX 过压能力 我正在使用 33FS4500，目前将 VAUX 电源用作跟踪器，作为外部传感器电源。该用例包括故障情况下对电池电平（32/40V）短路。 33FS* 数据表显示最大值。芯片本身所有引脚的电压为 40V，但没有说明过压情况下外部 pnp 晶体管的后果，也没有说明 VAUX 和 Buck 之间是否有反向电流保护。 - VAUX 的预期用途之一是为外部传感器供电吗？ - 我的 VAUX 接口需要额外的保护吗？ 如果电路是这样的——它的结构是怎样的？ 第一个想法可能是在晶体管和 VAUX（及其反馈）之间使用肖特基二极管。 Re: 33FS45xx - overvoltage capability of VAUX 亲爱的HajoV， 使用 VAUX 作为外部/板外传感器电源是 FS4500 的一个预期用途。VAUX 还可以以跟踪模式运行，以跟踪 VCCA，用于比率传感器应用。   对于可能发生的电池短路情况（32 V 至 40 V），FS4500 文档规定，VAUX 相关引脚的额定绝对最大值为 40 V，并明确指出 VAUX 适用于板外电源。建议使用额定电压高于 40V 的输出电容。   我们在数据表、安全手册或常见问题解答中找不到任何声明来确认 VAUX 和 Buck/VPRE 稳压器之间是否存在内部反向电流保护。因此，对于稳健的汽车设计，我们建议考虑外部保护，例如肖特基阻断二极管和/或 TVS 钳位电路，以防止反向馈电并提高对故障条件和瞬态的鲁棒性。   最诚挚的问候， 约瑟夫 Re: 33FS45xx - overvoltage capability of VAUX 嗯…… 这些信息帮助不大，而且有点令人失望，因为它只是重复了数据表中的不足之处。 对电池（和地线）短路属于一级错误状态，所有移动电子产品都应该能够承受。如果设计 SBC/传感器跟踪器电源，我希望不仅芯片本身，而且所需的外部设备也能安全地承受常见的过电压。 像（功率较小的）TVS二极管这样的外部保护装置可能只有在电池电压高于正常值时才会起作用。😐。 所以它们无法保护这个问题所涉及的关键范围（8.. 32V）。 为了找到解决方案，我打算测试一个在 pnp 晶体管上串联一个额外的肖特基二极管的电路，希望二极管的线性度足以保持 VAUX 稳定并测试该电路。 （我增加了一些默认负载，以确保二极管始终导通。） 由于我需要 VAUX 引脚上的电流小于 100mA，因此我预计二极管压降是可以接受的。