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ジャイロFXAS21002タイミング<meta http-equiv="Content-Type" content="text/html; charset=utf-8" />

こんにちは、

FXAS21002 3軸ジャイロを自動車衝突試験環境（自動車、バリア、ダミーなど）で使用します。

計画としては、ジャイロの読み取りを一定の 500 Hz のレートで読み取ることです。2 ミリ秒ごとに新しい読み取り値を取得します。レートは 200 Hz (5 ms) まで低下する可能性がありますが、仕様によると FXAS21002 は 500 Hz まで対応できるはずです。

3 つの軸すべてが同時に読み取り値を示すことが極めて重要です。軸間の時間差がわかっていれば、同時ではない読み取りでも問題ありませんか?

以下の質問についてコメントしていただけますか:

1.仕様書には、何らかの方法で新しい測定サイクルをトリガーできるかどうかは記載されていません。読み取りをトリガーして、より正確な外部制御のタイミングを実現することは可能ですか?

2. 軸の読み取り値間の時間差はどれくらいですか?

3. 割り込みピンは、1 つの軸だけでなく、3 つの軸すべてに新しい読み取り値があるかどうかを判断できますか。

4. 3 つの読み取り値を読み取る場合、出力レジスタで新しい読み取り値が更新され、1 バイトが以前の読み取り値から、もう 1 バイトが新しい読み取り値からになる可能性はありますか?または、たとえば、X 軸の読み取り値は新しく、Z 軸の読み取り値は古いなどです。

5. センサが実際に読み取り速度をどのように実現するか (例:最大速度800Hzですか？クロック入力はありません。このレートはどの程度正確でしょうか?

よろしくお願いいたします。

ハリ・ヴァンハラ

エスポー、フィンランド

ジャイロスコープRe: Gyro FXAS21002 timing<meta http-equiv="Content-Type" content="text/html; charset=utf-8" />

こんにちは、ハリー。

ご質問に関してもう少し詳しくご説明したいと思います。

2. 軸の読み取り値間の時間差はどれくらいですか?

実際には 3 つの軸はほぼ並行して測定されますが、最終的には各軸の間に 24µs の遅延を置いて連続的にサンプリングされます。これは、全体のデータレート周期（1/800Hz = 1.25ms）と比較すると無視できるほど小さいと思います。

よろしく、ジャック。

Re: Gyro FXAS21002 timing<meta http-equiv="Content-Type" content="text/html; charset=utf-8" />

素晴らしいコメントをありがとうございます！

喜ばしいニュースではありませんでしたが、今後どう進めばよいか分かりました。私たちのアプリケーションでは、（衝突テストの基準）特定のサンプル レートが必要ですが、幸いなことに、ジャイロの自然レートは、ある程度のタイミング マージンを与えるのに十分な高さです。

ハリー

Re: Gyro FXAS21002 timing<meta http-equiv="Content-Type" content="text/html; charset=utf-8" />

こんにちは、ハリー。

1. いいえ、アクイジションロジックやFIFOアクセスに干渉することはできません。また、サンプリングやアクイジションのタイミングを外部（トリガー信号経由）から制御することもできません。
2. おそらく1/800=1.25msまたは1/2400
3. このジャイロは同時取得ではなく多重化を使用するので、ジャイロ データ (X、Y、Z) は、最大 800 Hz の速度でビッグ エンディアン順 (MSB が最初、LSB が 2 番目) で FIFO メモリに 1 つずつ入力されることに注意してください。fifo を使用することも、fifo を無効にして直接 OUT レジスタを読み取ることもできます。

最後のケースでは、0x00:ステータス レジスタ、ビット 3 (ZYXDR) がハイになると、新しい取得が利用可能であることを示しますが、OUT X MSB、OUT X LSB で始まり、OUT Z LSB で終わる複数 (バースト) の OUT レジスタ読み取りを使用する必要があります。OUT_LSB レジスタには、OUT_MSBi の読み取り後にのみ有効なデータが含まれます。最後に、OUT Z LSB を読み取ると、ZYXDR ビットが 0 に渡され、新しいジャイロ データ セットがバイトごとにロードされます。ここでも、ZYXDR が設定され、データを読み取るための新しい割り込みルーチンがトリガーされます。

事前に 0x09 F_Setup Reg を 00 に設定し、0x0B INT_Src reg を 0x01 に設定します。また、割り込みルーチンを使用して OUT レジスタを読み取るために、0x14 Ctrl_reg2 ビット 2 も設定します。

1. バースト読み取りと DR_Status Reg ポーリングまたは割り込みを使用する場合、バイトが失われる危険はありません。
2. 内部クロックは非常に正確です。図1（FXAS21002データシート）の図を見る と、 ブロック発振器とクロックジェネレータが搭載されていることが分かります 。