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技术咨询：i.MX8 PCIe RC PERST 的外部下拉设计

背景：
目前，PERST# 由 i.MX8 的一个普通 GPIO 引脚控制，未添加任何外部上拉或下拉电阻。在上电启动期间，在 Boot ROM/SPL 阶段，GPIO PAD 引脚未初始化，处于高阻抗浮空状态。在噪声环境下，引脚电平会发生翻转，导致 PCIe 端点设备异常复位，从而阻止链路建立。我们计划添加外部电阻以消除浮空噪声，并已设计了两种方案；希望获得 NXP 的官方意见。

方案一：将上拉电阻连接到 3.3V
在引导加载程序配置 GPIO 之前，PAD 处于高阻抗状态；PERST# 持续被拉高，RESET 信号提前释放，因此无法满足 PCIe CEM 规范中 TPV_PERST 的时序要求（电源稳定后，PERST# 必须保持有效至少 100 毫秒）。这会导致上电不稳定吗？NXP 是否认可这种方案？

方案二：将下拉电阻连接到地线
在启动阶段，PERST# 保持低电平，这可以满足上电复位时序要求。然而，令人担忧的是，在系统正常运行期间，下拉电阻与外部噪声结合可能会意外地将 PERST# 拉低，从而触发设备意外复位。这种风险是否真实存在？NXP 推荐使用多大的电阻值？

关键问题：
在官方推荐的方案中，当 i.MX8 GPIO 控制 PERST# 时，NXP 是否允许添加外部下拉电阻，还是明确禁止使用外部上拉/下拉电阻？是否建议使用 POR 硬件延迟电路来生成 PERST#？

我们期待您的回复。谢谢你！

Re: Technical Inquiry External Pull--down Design for i.MX8 PCIe RC PERST

对于 EP，预期行为是 EP 的电源由 RC 控制，当 RC 打开 EP 的电源时，RST 也由 RC 控制，这样就能满足上电时序要求。对于您的应用，EP 与 imx8 同时上电，因此建议的连接方式是添加外部 10k 下拉电阻以满足 EP 的上电顺序。对于您提到的噪声影响（由 RST 浮空引起），外部 10k 下拉电阻可以消除它。（如果没有其他强大的外部拉力作用的话）。