こんにちは、
私のボードでは、LS1021AのIFCインターフェースが2つのフラッシュ、2つのPHYとMCUインターフェース付き、そして2倍のバッファ(SN74LVC1624 5A)に直接接続されます。PCBの配線は非常に複雑になります。SO,
1. SIの観点から受け入れられるルーティングトポロジーはどのようなものか?
2. IFCインターフェースのPCB設計ガイドを教えていただけますかLS1021A
よろしくお願いします！
よろしくお願いいたします！
ジェイソン
こんにちは、ジューンさん。
下の図に示すように、私の回路は少し複雑です。IFCバスは、いくつかのバッファを介して合計8個のチップを駆動します。IFCインターフェースは非同期モードを使用するため、IFCのレートは高くありません。Yiping.wang からもらったイーサネットインターフェースのような一般的なルートガイドはありますか?
よろしくお願いいたします！
よろしくお願いいたします！
ジェイソン
トポロジーの詳細を共有してください。
1. 2つのSN74LVC16245Aデバイスは、IFCアドレス/データバスのバッファリングまたは分離のために使用されますか？
2. IFCインターフェースに接続されるフラッシュデバイス(NORフラッシュ、NANDフラッシュなど)はどのようなものですか?
3. 2つのPHYデバイスはどのようにIFCインターフェースに接続されているのか?彼らはGPCMモードを使用していますか？
4. IFCの完全な読み込みを確認していただけますか?2つのFlashデバイスと2つのMCUインターフェースPHYデバイスで構成されていますか?
よろしくお願いします。
LS1021A IFCインターフェース専用のPCBルーティングガイドラインは存在しません。
DDRやイーサネットのような高速インターフェースとは異なり、IFCは非同期並列インターフェースであり、信号の整合性の考慮は実際のトポロジー、負荷、動作周波数、PCBの実装に大きく依存します。したがって、NXPは汎用的なレイアウトルールを記載した専用のIFCルーティングガイドを提供していません。
一般的に、分岐（スタブ）の長さを最小限に抑え、LS1021Aからラッチおよびバッファまでの配線をできるだけ短くし、可能な限りバッファを使用して下流側の負荷を分離することをお勧めします。
可能であれば、大きなスター型トポロジー接続ではなく、短いスタブ（例えば、可能な限り約1インチ/25mm以内）を使用したデイジーチェーン型の配線を使用することをお勧めします。お使いのトポロジーでは、アドレスラッチをLS1021Aに最も近い位置に配置し、その次にブートフラッシュデバイスを配置するのが一般的に望ましいです。また、バッファはIFCバスへの負荷を最小限に抑えるために十分近い位置に配置するようにしてください。
また、IFC配線については、50Ω±10%のシングルエンドインピーダンスを維持することを推奨します。±10%の公差はPCB製造の違いを考慮し、設計目標は理想的には±2%以内に収めるべきです。
検証中に信号品質の問題が確認された場合、実際の波形測定結果とPCBの実装に基づいて、LS1021A出力にソース終端抵抗（例えば、22Ω～33Ω）を追加することを検討してもよい。
参考として、AN4878(LS1021A設計チェックリスト)およびTWR-LS1021A リファレンス・デザインを参照してください。
トポロジーの複雑さと接続負荷数を考慮すると、PCB設計を最終決定する前にルーティングトポロジー、荷重、タイミングマージンを検証するために信号整合性(SI)シミュレーションも推奨されます。
よろしくお願いします。