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はい

LS1028A / Cortex-A72：是否支持软件 L1/L2 缓存 ECC 错误注入？

我需要确认是否可以通过注入来测试 L1/L2 缓存 ECC。

根据 Cortex-A72 TRM 的描述，我了解到：

L1D 和 L2 提供 ECC

- 错误通过 CPUMERRSR_EL1 / L2MERRSR_EL1 报告

- 我还没有找到任何可以通过软件访问的方法将ECC错误注入到A72 L1D或L2缓存阵列中。

问题：

1) LS1028A（或该部件上的 A72 实现）是否提供了任何可通过软件访问的方式将 ECC 错误注入 L1D/L2？

2) 如果不支持注入，NXP 建议在开机 BIT 上下文中验证 L1/L2 ECC 检测/纠正行为的什么方法？

Re: LS1028A / Cortex-A72: Is software L1/L2 cache ECC error injection supported?

你好，

Q1：LS1028A / Cortex-A72 是否支持向 L1D/L2 注入软件 ECC 错误？

不——Cortex-A72 不支持对 L1 或 L2 缓存进行软件可访问的 ECC 错误注入。

Q2：NXP推荐的用于L1/L2 ECC上电BIT验证的替代方案

由于 A72 不支持注入，NXP 的立场是，在该内核的软件中直接对 L1/L2 进行 ECC 错误注入测试是不可行的，需要这种级别 BIT 覆盖率的客户应考虑以下方法：

1. 通过 CPUMERRSR_EL1 / L2MERRSR_EL1 验证 ECC 报告路径

2. 如需了解任何未公开的调试钩子，请直接咨询 ARM。

3. 依赖 ARM 的架构验证（设计级保证）

对于功能安全关键型应用，当无法进行注入时，行业标准做法是依赖 Arm 自身的芯片验证和架构保证，即实现 SECDED ECC。LS1028A 数据手册确认了“具有奇偶校验和 ECC 保护的 32 KB L1 指令缓存和 32 KB L1 数据缓存”以及“具有 ECC 保护的 1 MB L2 缓存”。 Arm芯片认证流程涵盖 IP 级别的 ECC 正确性。

4. 考虑迁移到更新的核心以实现完整的 BIT 覆盖

如果软件注入 ECC BIT 是一个硬性要求（例如，为了符合 IEC 61508 / DO-254 标准），NXP 的新型基于 Cortex-A55 的 SoC（例如 i.MX 93）提供了专用的 ECC 错误注入寄存器（例如CODE_CACHE_TAG0_ECC_ERROR_INJEC 、 SYSTEM_CACHE_DATA0_ECC_ERROR_INJEC ），这些寄存器是专门为验证和调试而设计的。 NXP积极支持A72→A55/A78AE的迁移路径。

此致