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是

LS1028A / Cortex-A72:ソフトウェアのL1/L2キャッシュECCエラー注入はサポートされていますか?

L1/L2キャッシュECCがインジェクションでテスト可能かどうか確認する必要があります。

Cortex-A72 TRMから理解しています:

- L1DとL2はECCを提供します

- エラーはCPUMERRSR_EL1 / L2MERRSR_EL1経由で報告されます

- A72のL1DまたはL2キャッシュアレイにECCエラーを注入するソフトウェアでアクセス可能な方法を見つけられていません

質問:

1) LS1028A(またはこの部分のA72実装)は、L1D/L2にECCエラーを注入するためのソフトウェアアクセス可能な方法を提供していますか?

2) インジェクションがサポートされていない場合、NXPは電源投入時のBITコンテキストでL1/L2 ECCの検出/訂正動作を検証するために何を推奨しますか？

Re: LS1028A / Cortex-A72: Is software L1/L2 cache ECC error injection supported?

こんにちは、

Q1: LS1028A / Cortex-A72はL1D/L2へのソフトウェアECCエラー注入をサポートしていますか?

いいえ — Cortex-A72はL1またはL2キャッシュに対するソフトウェアアクセス可能なECCエラー注入をサポートしていません。

Q2:NXP推奨のL1/L2 ECCの電源オンBIT検証代替案

A72では注入が利用できないため、NXPの立場は、このコア上でL1/L2の直接的なECCエラー注入テストはソフトウェア上で実現不可能であり、このレベルのBITカバレッジを必要とするお客様は以下のアプローチを検討すべきだということです。

1. CPUMERRSR_EL1 / L2MERRSR_EL1 を介して ECC レポートパスを確認します。

2. 未公開のデバッグフックについては直接ARMを参照する

3. ARMのアーキテクチャ検証(デザインレベル保証)に依存する

セーフティクリティカルなアプリケーションにおいて、注入が利用できない場合の標準的な業界アプローチは、Arm独自のシリコン検証とSECDED ECCのアーキテクチャ保証に頼ることです。LS1028Aのデータシートには「パリティおよびECC保護された32KBのL1命令と32KBのL1データキャッシュ」および「1MBのL2キャッシュにECC保護付き」と記載されています。ARMのシリコン認定プロセスでは、IPレベルでのECCの正確性が対象となります。

4. 完全なBITカバレッジを実現するために、より新しいコアへの移行を検討する

ソフトウェアインジェクタブルECC BITが必須条件(例:IEC 61508 / DO-254準拠)の場合、NXPの新しいCortex-A55ベースのSoC(例:i.MX 93)は、検証とデバッグのために明示的に設計された専用のECCエラー注入レジスタ(例: CODE_CACHE_TAG0_ECC_ERROR_INJEC、 SYSTEM_CACHE_DATA0_ECC_ERROR_INJEC)を提供しています。A72→A55/A78AE移行経路はNXPが積極的にサポートしています。

よろしくお願いします。