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LS1021AXE7KQBのピンディレイを教えていただけますか?

こんにちは、

現在、私は自分の基板用のプリント基板を設計しています。DDR4インターフェースの重要なタイミング要件のために、PCB上のLS1021AXE7KQBパッケージのピン遅延差を補正する必要があります。ですので、LS1021AXE7KQBのピンディレイ情報を教えていただけますか?

よろしくお願いいたします！

よろしくお願いいたします！

ジェイソン

QorIQ LS1デバイス

Re: Could you please provide me the pin delay of LS1021AXE7KQB?

DDR4インターフェースの内部ダイからパッドへの配線はすべてパッケージ内で長さがマッチングされているため、レイアウトトレース長のタスクはプロセッサとSDRAMのピン間で行われます。設計アプローチには必要ないため、具体的なパッケージ遅延値は提供されませんでした。

Re: Could you please provide me the pin delay of LS1021AXE7KQB?

こんにちは、イーピン

LS1021AのDDR4インターフェースの場合、PCBのパッケージ内のピン遅延差を補正する必要がありますか?

よろしくお願いいたします！

よろしくお願いいたします！

ジェイソン

Re: Could you please provide me the pin delay of LS1021AXE7KQB?

要求された文書はNXP機密所有のものであり、秘密保持契約(NDA)の下でのみ提供可能です。

NXPと秘密保持契約（NDA）を締結しましたか？はいの場合、NDAのコピーまたはNDA番号をご提供いただけますでしょうか？

新しいNDAを歌うこともできます https://www.nxp.com/webapp-signup/ndaReqForm

Re: Could you please provide me the pin delay of LS1021AXE7KQB?

AEチームに必要な情報を依頼しました。

Re: Could you please provide me the pin delay of LS1021AXE7KQB?

こんにちは、

どんなご意見でも歓迎いたします！

よろしくお願いいたします！

よろしくお願いいたします！

ジェイソン

Re: Could you please provide me the pin delay of LS1021AXE7KQB?

こんにちは、イーピン：

入手できました、本当にありがとうございます！

ところで、もう一つ質問があります。LS1021AのeTSEC1およびeTSEC3は、ドライバーPHYに対してRGMIIモードとして設定されます。しかし、私の基板のサイズが非常に大きいため、PCBのトレースが長すぎるとRGMIIインターフェース(1回あたり250Mbps)のドライブ能力が不足するのではと心配しています。RGMIIインターフェースのルート制約、特に一般的なFR-4 PCB(Dk 4.2~4.4)に基づくPCB上のトレース長について教えていただけますか。Df 0.022)?なぜなら、NXPのウェブサイトでPCB設計に関する考慮事項が見つからないからです。また、チェックリストAN4878_Design回路図の設計要件のみを表示します。

よろしくお願いいたします！

よろしくお願いいたします！

ジェイソン

Re: Could you please provide me the pin delay of LS1021AXE7KQB?

新しい質問のために新しいスレッドを作ってもらえますか?

ありがとうございます。