你好，
我们正在使用QorIQ T1022设计，并已使用 NXP DDR 验证套件完成了 DDR 启动和验证。
结果令人鼓舞：
- 所有DDR验证测试均成功通过。
- 我们在所有测试条件下都取得了良好的时间裕度。
- 压力测试期间，验证套件未报告任何错误。
然而，当我们加载并运行主应用程序时，我们开始观察到一些似乎与内存相关的问题/损坏。仅使用 DDR 验证测试无法重现这些问题。
这就引出了一个问题：我们是否应该使用其他机制或测试方法来检测可能仅在真实应用程序工作负载下才会出现的问题。
我们感兴趣的是了解：
- T1022 上的标准 DDR 验证套件测试可以检测出哪些类型的 DDR 或内存子系统问题？
- 是否存在已知的应用层面的场景，可以暴露出在 DDR 训练和验证过程中未检测到的问题？
- T1022 上是否有其他压力测试、性能监视器、错误计数器或调试技术可以帮助确定根本原因？
- 有没有人遇到过这样的情况：DDR验证结果显示裕量极佳，但后来在生产应用中却出现了内存损坏或不稳定的情况？
非常感谢您能提供任何关于其他诊断方法、硬件检查或软件调试方法的指导。
谢谢！
你好，
QCVS DDRv 工具通过 JTAG 从单个内核使用顺序、确定性访问模式来测试 DDR 时序裕量（写入均衡、读/写居中、时钟调整）。它不进行锻炼：
- 多主/多核并发访问 — T1022 具有两个 e5500 内核以及 DPAA（数据路径加速架构），帧管理器、队列管理器和 DMA 引擎同时争用 DDR 总线。只有在实际流量下才会出现由竞争引起的时序违规。
- 缓存一致性压力 — 涉及缓存刷新、失效和一致性 DMA 传输的应用程序工作负载会创建验证套件永远不会生成的访问模式。
- 散热和电源变化——在室温下轻负载下测量的 DDR 裕量，在 SoC 满负荷运行时，AVDD_DDR 电源在负载下下降时，可能会显著降低。
- DQ 映射错误 — 如果 DQ_MAPn 寄存器不正确，控制器可能仍然会通过验证（使用已知的训练模式），但在实际应用流量下会损坏数据。这是T1022特有的一个已记录的问题。
- 边缘单比特 ECC 错误 — 验证套件可能不会累积足够的交易来触发 SBE 阈值报告，而运行数小时的实际应用程序会默默地累积这些错误。
DQ映射错误配置
- DQ_MAPn 寄存器提供 动态随机存取存储器(DRAM) DQ 信号到控制器的映射。如果这些是错误的，控制器就无法正确解释训练模式，并且在实际工作负载下会发生数据损坏。NXP 已在 T1022 设计中证实了这一点：清除所有 DQn_MAP 寄存器（对于 1:1 映射设置为 0）是建议的诊断步骤。
- 内存排序/流水线效应（PowerPC e5500）
- e5500 核心的内存顺序细节有据可查。写入操作可能无法在后续读取操作之前完全提交到 DDR，尤其是在没有显式 msync/isync 屏障的情况下。恩智浦的应用团队已确认： “在错误注入被禁用之前，写入操作可能尚未完全提交到内存。随后的读取操作可能会命中缓存或流水线，而不会立即触发 ECC 逻辑。”应用程序代码中缺少 DMA 设置或共享内存结构周围的屏障，可能会导致表面上的损坏，而这实际上是一致性排序问题。
- ECC单比特错误累积
- T1022 DDR 控制器支持 ECC。单比特错误 (SBE) 由硬件默默纠正，但计入 ERR_SBE[SBEC]。如果 SBE 计数器超过阈值 ERR_SBE[SBET]，则会产生严重中断。在验证流量较小的情况下，永远不会达到此阈值。在实际应用中，累积的 SBE 最终可能会变成无法纠正的多位错误 (MBE)，这是致命的——数据无法恢复。
- 多位ECC错误表现为应用程序崩溃
- NXP 已记录了 QorIQ 平台（P2020、T1042）上的案例，其中应用程序崩溃（例如，lwz 指令在看似有效的地址上发生故障）可追溯到 DDR 中的 MBE 事件。崩溃不是软件错误——而是 e5500 内核从 DDR 控制器接收到损坏的数据，并引发 IVOR1 机器检查异常。重要的是，即使内存区域被缓存抑制，MCSR 寄存器仍然显示 0xA000（不可纠正的 L1 缓存/标记错误），因为 DDR 控制器会发出一个损坏数据信号，该信号被内核识别为 L1 错误。
将您的电路板设计与以下内容进行交叉核对：
- AN3940 — DDR3 同步动态随机存取存储器(SDRAM) 内存接口的硬件和布局设计考虑因素
- AN5097 — DDR4 同步动态随机存取存储器\\(SDRAM\\) 内存接口的硬件和布局设计考虑因素
- AN4039 — PowerQUICC 和 QorIQ DDR3 SDRAM 控制器寄存器设置注意事项
请特别注意：AVDD_DDR 电源噪声和去耦、DDR 复位信号路由（HRESET_B 到 动态随机存取存储器(DRAM) RESET）以及终端电阻值。
此致
您好，
对两项结果的分析
图 1（QCVS 工具）
图 2（您自己的测量结果）
造成差异的可能原因
1. 当 CLK_ADJ 发生变化时，WRLVL_START 值没有重新计算
这很可能是根本原因。QCVS 工具能够正确地为它测试的每个 CLK_ADJ 值重新计算 WRLVL 寄存器值。当您在自己的测试中扫描 CLK_ADJ，同时保持 WRLVL_CNTL 寄存器值固定在 0x8655F606U (WRLVL_START = 3/4) 时，您测试的是大多数 CLK_ADJ 设置下的无效组合——写入电平开始延迟必须与所选的特定 CLK_ADJ 阶段相匹配。
在 QCVS 工具中，“时钟居中”完成后，如果您单击任何其他经过的 CLK_ADJ 单元，它会在“更新配置寄存器”窗口中生成与该特定 CLK_ADJ 对应的更新的 WRLVL 寄存器值。这是评估不同 CLK_ADJ 设置下的裕量的正确方法。
2. QCVS 使用写-读-比较算法；您的测试可能使用 BIST 或其他算法。
QCVS“时钟居中”场景采用写-读-比较（WRC）算法，该算法同时执行适当的裕量扫描和CLK_ADJ及WRLVL的优化。如果您的测试使用基于 BIST 的模式，请注意， BIST 测试不会重新训练或调整任何 PHY 时序——它们只是使用现有设置验证功能，并且不会测量裕量。
3. 信号完整性/板级因素
QCVS 工具按照其自身的受控测试顺序运行，不考虑电路板特定因素，例如 PCB 走线长度偏差、温度变化或电源电压裕度。板级测量可以揭示出更窄的有效时序窗口，这对于定制电路板来说是预期的，与 QCVS 内置的参考设计假设相比。
关于蓝色高亮显示的原始 CLK_ADJ 设置
您的原始 CLK_ADJ 设置（蓝色高亮显示，位于9/16 ）落在板级测试的合格窗口边缘或超出合格窗口边缘。这表明其运营利润不足。QCVS 工具选择1/8作为最佳值——这是一个明显不同的值——这意味着与您最初的 9/16 设置一起使用的 WRLVL_START 寄存器值可能与该 CLK_ADJ 不匹配，从而进一步降低了有效裕度。
建议保证金要求
QCVS 工具将亮绿色单元格视为最佳设置，并将它周围的通过窗口（绿色单元格）视为裕量指示器。恩智浦普遍接受的建议是：
建议的后续步骤
- 使用 QCVS 工具的最佳 CLK_ADJ 值 1/8 ，并从“更新配置寄存器”窗口提取相应的 WRLVL_CNTL 寄存器值。在保持 WRLVL 固定不变的情况下，不要手动调节 CLK_ADJ。
- 使用 Write-Read-Compare 测试（而非 BIST）重新运行完整的“时钟居中”验证，以确保 CLK_ADJ 和 WRLVL_START 都得到协同优化。
- 根据你的 PCB 走线长度测量值（从 EDA 工具中测量的 CLK 长度减去 DQS 长度），验证 QCVS 中的 CLK 到 DQS 偏移输入是否设置正确，因为这直接决定了 WRLVL_START 的初始值。
- 如果您希望评估您首选的 CLK_ADJ 处的裕量，请在“时钟居中”运行后，在 QCVS 工具中单击该单元格，以便该工具重新计算正确的 WRLVL 值，然后使用这些更新后的寄存器运行 WRLVL 裕量场景。
此致
您好，
感谢您的详细回复。
此后，我们进行了一些补充调查。图 1显示了从 QorIQ 验证工具中提取的数据。根据这些结果，我们似乎有足够的可用利润空间，当我们检查我们的账簿设置时，它们都在该工具报告的值范围内。
正因如此，我们最初没有对注册设置进行任何更改，因为验证结果并未表明存在问题。
图 2显示了我们自己测试的结果。如您所见，这些结果似乎与验证工具报告的结果不符。根据我们的测量结果，可用利润空间似乎比该工具显示的利润空间要低得多。
我们是否遗漏了什么，或者是否有其他因素可以解释验证工具结果与我们的测量结果之间的差异？
另请注意，蓝色高亮显示的值是我们最初的CLK_ADJ设置。您能否也说明一下，在这种情况下，多少才算足够的裕量？该工具似乎表明，在最佳设置两侧各有一个绿色值是可以接受的，但我们希望得到推荐的裕度要求的确认。
图 1）正在使用 QorIQ DDR 验证工具进行测试。
图 2）使用我们自己的软件调整 CLK ADJ 值时的实际结果。
