NXPチームの皆様、こんにちは。
私は i.MX 8QuadXPlus / i.MX 8DualXPlusプラットフォーム(40ビットDDR3Lインターフェース、32ビットデータ+8ビットECC)でDDRサイドバンドECC機能をテストしています。
AN13566によると、ECC_REGION_PARITY_LOCKを通じてECCパリティ領域をアンロックし、ECCパリティビットを修正することでインラインECCエラーを注入できます。しかし、サイドバンドECCに関する詳細なエラー注入や検証手順は見つかりませんでした。
AN13566、サイドバンドECCは追加のECCバイトを使用し、コントローラーがDDR読み込み時にこのバイトを確認すると述べています。また、サイドバンドECCは修正可能な単一ビットエラーを検出した後に自動スクラブRMW操作をサポートすることも記載されています。
サイドバンドECCのテスト方法について教えていただけますか?
- サイドバンドECCには、ハードウェアエラー注入レジスタやデータポイズニングレジスタはありますか？
- ソフトウェアはどのようにして1ビットの訂正可能な誤りを注入できるのでしょうか?
- ソフトウェアはどうやって二ビットの修正不可能なエラーを注入できるのでしょうか?
- どのECCステータスレジスタと割り込み信号をチェックすべきですか？
- サイドバンドECCのスクラブ操作がデータを修正し、書き戻したことをどうやって確認できますか?
- 例のコード、テスト手順、またはDDRコントローラーのレジスタシーケンスはありますか?
当社の構成は以下のとおりです。
- SoC: i.MX 8QuadXPlus / i.MX 8DualXPlus
- DDRタイプ:DDR3L
- DDRインターフェース:40ビット、32ビットデータ+8ビットECC
ありがとうございます。
こんにちは、 @kkfly
IMX8DXL RMドキュメントのECCレジスタの説明を参照してください。
https://www.nxp.com/products/iMX8XLite
特に、 ECC構成レジスタ0（ECCCFG0）とECC構成レジスタ1（ECCCFG1）のレジスタ。
BR
ドキュメントには「注：このSoCではECCデータポイズニングはサポートされていません」と記載されています。このビット設定は必ず0にしてください。』ということは、IMX8DXLとIMX8QXPはECCエラー注入をサポートしていないということですか?