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LS2160A 串行器/解串器时钟

我正在使用LX2160A SerDes1，采用RCW SerDes协议2：

E–H 道：SGMII
通道 A–D：PCIe.2 x4（仅限 Gen2）

根据参考手册，所有通道似乎都使用 PLLS，因此 SGMII 和 PCIe 必须共享同一个参考时钟。我原本想让 SGMII 以 125 MHz 的频率运行，PCIe 以 100 MHz 的频率运行，使用单独的快/慢时钟输入，但由于此特定协议选项将两个协议都放在 PLLS 上，它们必须共享一个相同的参考频率，因此我现在计划向 SD1 PLLS 输入提供一个 100 MHz 的时钟，并将 PLLF 留空。

是否有可能使用单个 100 MHz PLLS 参考信号同时运行 SGMII 和 PCIe Gen1/Gen2 协议 2，而无需在 RCW 之外进行额外的 SerDes 配置？
当 SGMII 和 PCIe 共享同一个 PLLS 时，是否存在协议特定的问题（抖动、SSC 等）？
我的 SGMII 链路伙伴是 LAN9645，它使用自己的本地 125 MHz 参考频率。由于 SGMII 使用 CDR，只要两侧都能生成正确的 1.25 Gbaud 线路速率，一侧源自 100 MHz，另一侧源自 125 MHz 是否正常？
由于协议 2 不使用 PLLF，SD1 快速参考时钟输入可以不连接吗？还是应该仍然驱动它？

Re: LS2160A Serdes Clocking

1.25G 波特率

请参阅“26.1.7LX2160A 参考手册中的“SerDes 协议的参考时钟”。

Re: LS2160A Serdes ClockingSGMII 是否支持 1.25G 波特率或 2.5G 波特率？2.5G 是否需要除 100MHz 以外的其他时钟频率？Re: LS2160A Serdes Clocking

是的。对于 LX2160A SerDes1 协议 2，初始 PLL 映射全部为 PLLS：通道 H–E 为 SGMII，通道 D–A 为 PCIe。2x4。如果 PCIe 仅限于 Gen1/Gen2，使用SRDS_DIV_PEX_S1 = 0b10或0b11 ，则 SD1 PLLS 上的单个固定 100 MHz 参考对于 SGMII 1.25 Gbaud 和 PCIe Gen1/Gen2 都有效。除了正确的 RCW 设置外，无需进行额外的 SerDes PLL 重新配置。

不要在此共享 PLLS 参考时钟上使用扩频技术，因为参考手册规定，当 SSC 用于 PCIe SerDes 参考时钟时，同一个 SerDes PLL 不得同时用于其他协议。使用固定、低抖动的 100 MHz 时钟。

SGMII 对等方使用其自身的本地 125 MHz 参考频率是正常的，而 LX2160A 从 100 MHz 导出 SGMII，因为每个 SGMII 接收器都使用 CDR，双方只需要生成符合规范的 1.25 Gbaud 串行流。

由于 PLLF 在此 Gen1/Gen2 专用配置中未使用，因此只有当 RCW 禁用 PLLF 参考时钟并关闭 PLLF 电源时，SD1_PLLF_REF_CLK 才可以不驱动。如果 Gen3 有可能启用，则必须为 PLLF 提供有效的参考时钟，因为协议 2 在 Gen3 时会将 PCIe 通道切换到 PLLF。