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はい

LS2160A Serdes クロッキング

私はLX2160A SerDes1とRCW SerDesプロトコル2を使用しています。

E～Hレーン：SGMII
レーンA～D：PCIe.2 x4（Gen2のみ）

リファレンスマニュアルによると、すべてのレーンがPLLSを使用しているため、SGMIIとPCIeは同じリファレンスクロックを共有しているはずです。当初は、高速/低速のクロック入力を別々に使用して、SGMIIを125MHz、PCIeを100MHzで動作させたいと考えていましたが、この特定のプロトコルオプションでは両方のプロトコルがPLLSのみを使用するため、同一の基準周波数を共有する必要があります。そのため、現在はSD1のPLLS入力に100MHzのクロックを1つ供給し、PLLFは使用しないことにしました。

RCW以外のSerDes設定を追加することなく、SGMIIとPCIe Gen1/Gen2の両方で単一の100MHz PLLSリファレンスを使用してプロトコル2を実行することは可能ですか？
SGMIIとPCIeが同じPLLSを共有する場合、プロトコル固有の問題（ジッター、SSCなど）は発生しますか？
私のSGMIIリンクパートナーは、独自のローカル125MHzリファレンスを使用するLAN9645です。SGMIIはCDRを使用するため、片側が100MHz、もう片側が125MHzから生成される場合でも、両方とも正しい1.25Gbaudの回線速度を生成する限り、それは正常な動作なのでしょうか？
プロトコル2はPLLFを使わないので、SD1の高速参照クロック入力は接続せずに放置してもよいのでしょうか、それとも駆動し続けるべきでしょうか?

Re: LS2160A Serdes Clocking

SGMIIは1.25Gのボーレートに対応していますか、それとも2.5Gのボーレートに対応していますか?2.5Gは100MHz以外で異なるクロックが必要ですか?

Re: LS2160A Serdes Clocking

はい。LX2160A SerDes1プロトコル2の場合、初期PLLマッピングはすべてPLLです。レーンH～EはSGMII、レーンD～AはPCIeです。2x4。PCIeがSRDS_DIV_PEX_S1 = 0b10または0b11を使用してGen1/Gen2に制限されている場合、SD1 PLLS上の単一の固定100MHzリファレンスは、SGMII 1.25 GbaudとPCIe Gen1/Gen2の両方で有効です。RCWの設定を正しく行う以外に、SerDes PLLの再構成は不要です。

この共有PLLS参照でスプレッドスペクトラムを使用しないでください。なぜなら、リファレンスマニュアルでは、SSCがPCIe SerDes参照クロックに使用される場合、同じSerDes PLLを他のプロトコルで同時使用してはならないと明記されているからです。固定された低ジッターの100MHzクロックを使用してください。

SGMIIのピアは自らのローカル125 MHz参照を使用し、LX2160Aは100 MHzからSGMIIを導出するのが一般的です。これは各SGMIIレシーバがCDRを使用し、両側が準拠した1.25 Gbaudシリアルストリームを生成するだけで十分だからです。

この Gen1/Gen2 専用構成では PLLF は使用されないため、RCW が PLLF リファレンスクロックを無効にして PLLF の電源をオフにした場合にのみ、SD1_PLLF_REF_CLK は駆動されないままになります。もしGen3が有効になる可能性がある場合、PLLFには有効な参照クロックが提供されなければなりません。なぜならプロトコル2はGen3でPCIeレーンをPLLFに切り替えるからです。

Re: LS2160A Serdes Clocking

1.25Gボーレート

「26.1.7」を参照してください。『SerDes プロトコルの参照時計』LX2160A参考マニュアルに掲載されています。