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P1013 为确保散热和通信稳定性而对 CPU/CCB/DDR 进行降频

我的开发板上有旧的 P1013NSE2MHB 元器件。

我想降低它们的时钟以降低元器件的热负荷，并使用 P1013NSE2LFB 元器件的 PCIe 和 SPI 标准的通信时钟，这是我最熟悉的。

简而言之，我希望让 P1013NSE2MHB 采用 P1013NXE2LFB 的 PLL 时钟配置，即 P1013NSE2MHB 的 CPU/CCB/DDR 最终时钟频率应为 1067/533/533 MHz。 

根据 AN4343 第 6 节，两个元器件都应该能够支持 1067/533/533 的时钟速度。

我唯一担心的是，P1013NSE2MHB的CCB限制据说为480MHz。除了只有 CCB 时钟 400 和 480 MHz 才能使用内置的 PLL 设置来达到最大值 1200MHz 之外，我找不到任何理由。（参见AN4343第6.2.1节表16）

我只想让CPU的核心频率达到1067MHz。 

P1013NSE2MHB 和 P1013NXE2LFB 均来自同一产品线，应采用相同的架构；因此，即使 CPU 最大时钟频率提升至 1200MHz，也不应妨碍使用先前已实现的 CCB 架构来实现较低的 CPU 时钟频率。除非重新设计CCB总线以支持新的CPU，尽管没有根本的不同，但这将是资源的巨大浪费。

感谢大家提供的见解。

QorIQ P1 设备Re: P1013 CPU/CCB/DDR Underclocking for Thermal and Communication Stability根据以下数据，架构似乎有所不同，CPU/CCB/DDR可能不会有相同的趋势 CPU/CCB/D

DR 频率 (MHz) LF=1067/533/667 MH=1200/480/800 但这是旧设备，因此可能需要向恩智浦内部团队查询解释

Re: P1013 CPU/CCB/DDR Underclocking for Thermal and Communication Stability

你好，

是的——文档支持您的观察，即 CPU/核心、平台/CCB 和 DDR 在 T2080/T2081 上不必遵循相同的扩展趋势，因为它们是由不同的 PLL 功能域生成的，并且内存总线明确地由其自身的 PLL 决定。核心时钟和平台时钟由不同的 PLL 生成，T2080/T2081 时钟映射为核心集群 PLL、平台 PLL 和 DDR PLL 公开了单独的状态/控制点（ Clocking_PLLCnGSR 、 Clocking_PLLPGSR 、 Clocking_PLLDGSR ）。硬件规格还直接指出，内存总线时钟速度由其自身的 PLL 决定。

因此，从建筑学角度解释如下：

• CPU/核心频率来自核心集群PLL，根据配置的不同，可能以PLL/1、/2或/4运行。
• 平台/CCB 频率是一个独立的平台时钟域，具有其自身允许的 SYSCLK 比率。
• DDR频率是独立于DDR的，内存总线时钟频率是DDR数据速率的一半，并由其自身的PLL控制。

这就是为什么像以下这种看起来非单调的数对：

• LF = 1067 / 533 / 667
• MH = 1200 / 480 / 800

从建筑学的角度来看，这在原则上是合理的：这三个功能域不需要同时上升和下降。然而，我在现有的 T2080/T2081 资料中找不到记录的那两个 T2080 频率三元组。

此致

Re: P1013 CPU/CCB/DDR Underclocking for Thermal and Communication Stability我问的不是T2080/T2081处理器。
我正在考虑P1013/P1022处理器。