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はい

P1013 CPU/CCB/DDRのアンダークロックによる熱および通信安定性の向上

開発ボードには古いP1013NSE2MHBコンポーネントが搭載されています。

コンポーネントの熱負荷を軽減するためにクロック周波数を下げ、PCIeおよびSPI規格の通信クロックとしてP1013NSE2LFBコンポーネントのクロックを使用したいと考えています。これは私が最もよく知っているコンポーネントです。

要するに、P1013NSE2MHBにP1013NXE2LFBのPLLクロック設定を使用させたい、つまりP1013NSE2MHBのCPU/CCB/DDRの最終クロックレートを1067/533/533MHzにしたいのです。

AN4343のセクション6に基づくと、両方のコンポーネントは1067/533/533のクロック速度をサポートできるはずです。

私が唯一懸念しているのは、P1013NSE2MHBのCCB制限が480MHzとされている点です。これには、CCBクロック400MHzと480MHzのみが内蔵PLL設定を使用して最大1200MHzに到達できるという理由以外に、特に根拠が見当たりません。（AN4343のセクション6.2.1、表16を参照）

CPUのコアクロックを1067MHzにしたいだけです。

P1013NSE2MHBとP1013NXE2LFBはどちらも全く同じラインに属しており、同じアーキテクチャを共有しているはずです。CPUの最大クロックが1200MHzに向上しても、以前に実装されたCCBアーキテクチャを使用してより低いCPUクロック速度を実現することは妨げられません。CCBバスを再設計しない限り、新しいCPUをサポートすることはできないだろう。再設計は莫大な資源の無駄遣いになるが、新しいCPUは根本的に異なるわけではない。

ご意見をお聞かせいただければ幸いです。

QorIQ P1デバイス

Re: P1013 CPU/CCB/DDR Underclocking for Thermal and Communication Stability

以下のデータによると、アーキテクチャが異なる可能性があり、CPU/CCB/DDRは同じ傾向を示さない可能性があるようです。

CPU/CCB/DDR周波数（MHz）LF=1067/533/667 MH=1200/480/800

しかし、これは古いデバイスなので、説明についてはNXPの社内チームに確認する必要があるかもしれません。

Re: P1013 CPU/CCB/DDR Underclocking for Thermal and Communication Stability

T2080やT2081は私が尋ねているプロセッサではありません。
P1013/P1022プロセッサを検討しています。

Re: P1013 CPU/CCB/DDR Underclocking for Thermal and Communication Stability

こんにちは、

はい — ドキュメントは、CPU/コア、プラットフォーム/CCB、DDRがT2080/T2081で同じスケーリング傾向に従う必要はないというあなたの観察を裏付けています。なぜなら、それらは異なるPLLドメインで生成され、メモリバスは独自のPLLによって明示的に決定されているからです。コアおよびプラットフォームクロックは異なるPLLによって生成され、T2080/T2081のクロックマップはコアクラスターPLL、プラットフォームPLL、DDRのPLLごとに別々のステータス/制御ポイントを公開しています( Clocking_PLLCnGSR 、 Clocking_PLLPGSR 、 Clocking_PLLDGSR)。ハードウェア仕様では、メモリバスのクロック速度は独自のPLLによって決定されることも明記されています。

SO、アーキテクチャ的な説明は次の通りです:

CPU/コアの周波数はコアクラスタPLLから供給され、構成に応じてPLL/1、/2、または/4で動作します。
プラットフォーム/CCB周波数は、独自の許可されたSYSCLK比率を持つ独立したプラットフォームクロックドメインです。
DDR周波数は再び独立しており、メモリバスクロックはDDRデータレートの半分で、独自のPLLによって制御される。

そのため、次のような非単調に見えるペアが存在します。

LF = 1067 / 533 / 667
MH = 1200 / 480 / 800

原理的には建築的に妥当である。3つの領域が同時に上昇したり下降したりする必要はない。しかし、利用可能なT2080/T2081資料には、その正確な2つのT2080周波数トリプレットが記録されているものは見つかりませんでした。

よろしくお願いします。