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はい

S32z2：すべてのコアからアクセス可能なタイマーペリフェラル

こんにちは、

S32Z2上のどのタイマーペリフェラル (できれば 32 ビット) を SMU Cortex M33 で構成して、その値をすべてのコア [SMU、RTU0-0/1、RTU1-0/1、LLCE0、LLCE1] から読み取ることができますか?（共有メモリを使用せずに）

よろしくお願いいたします

Re: S32z2: timer peripheral that is accessible from all cores

こんにちは、 @pj0585 さん。

お問い合わせいただきありがとうございます。ご質問に関してですが、GTMはSMU/M33とRTU/R52の両方で動作するはずです。RTDに同梱されているサンプルプロジェクト「Gtm_Ip_Example_S32Z2XX_R52 」をご確認ください。同じ主要機能はSMU/M33でも動作するはずです。

メモリ空間へのアクセスを制御するメカニズムを実装することをお勧めします。異なるコアから同時に同じアドレスにアクセスすると、予期しない望ましくない動作が発生する可能性がありますのでご注意ください。例えば、SEMA4モジュールを使用できます。Rm_Example_S32Z2XX_SMUおよびRm_Example_S32Z2XX_R52サンプルプロジェクトでその使用例を確認できます。RM/XRDCを使用する場合は、メモリ領域へのアクセスがコアのGTMへのアクセスを妨げないようにする必要があることに注意してください。

他に質問があれば教えてください。

Re: S32z2: timer peripheral that is accessible from all cores

こんにちは、 @alejandro_e さん。

STMタイマーはどうでしょうか？
XRDCの設定が正しく行われていれば、すべてのコアからアクセス可能になるということも理解しています。

すべてのコアからSTMにアクセスされた例はありますか？

Re: S32z2: timer peripheral that is accessible from all cores

こんにちは、 @pj0585 さん。

STMは各コアドメインの一部であり、リファレンス・マニュアルにも記載されているように、STM.SMUまたはSTM.RTUとして参照されます。したがって、すべてのコアからアクセスできるペリフェラルグループの一部ではありません。他のコアからアクセスできるかどうかについての正確な情報は見つかりませんでしたが、チップのアーキテクチャを考慮すると、STMインスタンスはそれが存在するドメインからのみアクセス可能であると推測されます。したがって、STMはあなたの要件を満たすための適切な選択肢ではありません。

敬具。

Re: S32z2: timer peripheral that is accessible from all cores

こんにちは、 @alejandro_e さん。

あなたの提案は正しいです。しかし、さらに詳しく調べてみると、XRDCを再構成すると、コアが他のコアが所有するSTMにアクセスできるようになるということが分かりました。

これが正しいかどうか確認していただけますか？

よろしくお願いします！

Re: S32z2: timer peripheral that is accessible from all cores

こんにちは、 @pj0585 さん。

リファレンス・マニュアルを確認したところ、理論的には可能のようですが、本来の使用方法ではないため、予期せぬ望ましくない動作が発生する可能性があります。私のおすすめは、コアドメイン外であるGTMを使用することです。

よろしくお願いします。