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Yes

LA1224 LS-DCS & TBGen

こんにちは！
LA1224-RDB-LSで4T4Rの連続同期動作を有効にする方法を教えていただけますか？
私はLS-DCS0とLS-DCS1を実行するために、0～3個のVSPAコアを使用しています。
各コア上で1つのDACと1つのADCが動作しています。
TBGEN用の割り込みハンドラを用意し、TBGENをFDDモードで構成しました。しかし、VSPA上ではそこから割り込みを受信していません。
2T2Rを同期的に実行することはできましたが、この場合、各コア上でADCまたはDACのいずれかが実行されます。
もしかしたら、TBGEnのタイマーをすべて設定していないのかもしれません。
私はNCOを使用して生成した8192サンプルの単一トーン信号を送信しています。NCOパラメータは正しく生成したはずです。
しかし、ループバック中にADCで位相ジャンプが発生するのはなぜでしょうか？

Re: LA1224 LS-DCS & TBGen

はい、おっしゃる通りです。私の見解は完全に正しいとは言えませんでした。VSPAに到達していないのはext_goタイマーです。TimedCTRL_0～TimedCTRL_11タイマーを有効にする必要があると思われます。現時点では、TDD0_CTRL～TDD7_CTRLのみを初期化しました。ダンプファイルを参照してください。TimedINTRVL0～TimedINTRVL11を正しく設定する方法がわかりません。

Re: LA1224 LS-DCS & TBGen

こんにちは、

重要な点は、TBGENの時限割り込みタイマー1～11はVSPAのトリガーソースであり、VSPAの割り込みソースではないということです。タイマー0のみがINTSTAT[TI]とCNTRL1[TIIE]を介してMCU割り込みを生成できます。タイマー1～11はVSPプラットフォームトリガーを生成し、 TISTAT[TITRIG1..11]を設定します。したがって、TBGENをFDDモードで構成し、VSPAコア上でTBGENの「割り込み」を待機している場合、その想定はTBGEN/VSPAインターフェースとは一致しません。

LA1224 4T4Rの場合、TBGENタイマー1～11はVSPA割り込みソースではなくext_goを介したVSPAトリガーソースであるため、最も可能性の高い問題はVSPA ISRの欠落ではなく、トリガールーティング/イネーブルメント（ TMREN 、正しいTBGEN1/2 ext_go入力、およびTISTAT検証）です。

よろしくお願いします。