私は、サイドバンドECCをサポートするi.MX8QXPプロセッサを使用しています。8ビットのDDR3L DRAMチップを5個使用し、ビット結合（連結）によってそれらを組み合わせ、合計40ビットのメモリ幅を形成することを検討しています。
私の質問は次のとおりです。
この40ビット構成（8ビットチップ×5）でサイドバンドECC機能は正しく動作しますか？それとも、このSoCのデータ幅、チップ数、またはサイドバンドECCの実装に関して何らかの制限がありますか？
何かアドバイスや関連ドキュメントをご紹介いただければ大変ありがたいです。
よろしくお願いします。
私が提案する実装方法は、5つの8ビットDDR3Lチップ（16ビットチップ2つと8ビットチップ1つではなく）を使用し、ビットスプライシングによってそれらを結合して40ビットバスを形成することです（32ビットデータ用に4つのチップ、8ビットECC用に1つのチップ）。
私の質問は、サイドバンドECCが有効になっている場合、この5チップ×8ビット構成はi.MX8QXP DDRコントローラでサポートされているかどうかです。
添付の文書は既に確認しましたが、ハードウェアの実装に関する詳細については明確に記載されていませんでした。
こんにちは@yuyang12
サイドバンド ECC は 40 ビット (32 +
サイドバンドECCが有効になっている場合、ECC用に別のデータバスが使用されます。実際のDRAMデータ幅は、
現在の「DRAM_DATA_WIDTH」。有効にすると、DDR PHY インターフェース (DFI) のデータ幅が拡張され、追加の ECC に対応します。
バイト。1 ECCレーンごとに1 ECCバイトが追加されます。
詳細については、添付ファイルをご参照ください。
BR
こんにちは@yuyang12
サイドバンドECCが有効になっている場合、i.MX8QXP DDRコントローラがサポートする5チップ×8ビット構成はサポートされません。
BR