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LX2160A 電源インテグリティ (PI) 解析

専門家の皆様へ

現在、LX2160Aを使用したPCB設計を進めており、電源インテグリティ（PI）解析を実施する予定です。

適切な分析条件を設定するために、以下の項目についてご指導いただけますでしょうか？

1. 各電源レールにおける推奨目標インピーダンス
2. 解析における想定最大過渡電流（di/dt）条件

また、推奨されるPI分析ツールや手法があれば、ぜひご教示いただければ幸いです。

サポートありがとうございます。ご返信をお待ちしております。

よろしくお願いいたします。

Re: LX2160A Power Integrity (PI) analysis

1. 電源レール概要（LX2160A）

LX2160Aは、コアロジック、SRAM/PLL、SerDes、DDR、およびI/O用に複数の独立した電源レールを使用します。正確なレールリストと公称電圧は、 LX2160Aのデータシートおよびリファレンスデザインに定義されており、それらが正式な情報として扱われるべきです。

典型的なキーレール（名称は回路図によって異なります）：

レール機能	標準定格電圧	備考
コア（VDD）	約0.75～0.85V	di/dtが最も高く、PIにとって最も重要
プラットフォーム／キャッシュ（VDD_PLAT）	約0.9V	大容量オンダイSRAM、垂下現象に敏感
SerDesアナログ	約1.0V	ノイズに敏感で、di/dtが低い
SerDes Digital	約0.9V	適度な切り替え活動
DDR VDD	1.2 V	JEDEC主導の外部メモリが主流
DDR VPP	2.5V	低電流
入出力（VDD_IO）	1.8V / 3.3V	PIの臨界値が最も低い

2. 推奨ターゲットインピーダンス（Z_TARGET）

LX2160Aは明示的なZターゲット値を公表していないため、標準的な電圧リップルに基づく方法を使用する。

Ztarget=ΔVallowableΔImaxZ_{target} = \frac{\Delta V_{allowable}}{\Delta I_{max}}

NXPは一般的に、Layerscapeデバイスのコア型電源レールにおけるリップル率を3～5%以下にすることを推奨しています（設計チェックリストおよびリファレンスボードに基づく）。[static.chipdip.ru] 、[community.nxp.com]

実用的な目標インピーダンス値

レール	許容リップル	推定ΔI	推奨Z_TARGET
コア（VDD）	±3%（約25mV）	8～12歳	2～3 mΩ
プラットフォーム／SRAM	±3%（約30mV）	4～6 A	5～8 mΩ
SerDes Digital	±5%	1～2 A	25～40 mΩ
SerDesアナログ	±5%	<1 A	>50 mΩ
DDR VDD	JEDEC	3～5 A	20～30 mΩ
入出力レール	±5～10%	<2 A	>50 mΩ

重要なポイント：
コアレールとSRAMレールのみが、低ミリオーム範囲まで非常に積極的なPDN設計を必要とする。

3. 過渡電流/di/dtに関する仮定

コアレール（重要）

PIシミュレーションにおける最悪ケースの過渡現象に関する仮定は、一般的に以下のとおりです。

ΔIステップ：5～8A
エッジレート：1～5ナノ秒
di/dt : 1～5 A/ns

これらは以下を表しています。

複数のCortex-A72コアの同時切り替え
キャッシュ＋データパスアクセラレータの動作（DPAA2、DCE、SEC）

これは、NXPのリファレンスボードや設計チェックリストにおけるバルク＋高周波デカップリングのサイズ決定方法と一致しています。[static.chipdip.ru] 、[community.nxp.com]

その他のレール

レール	ΔIの仮定	di/dt
プラットフォーム／SRAM	2～4 A	0.5～1 A/ns
SerDes Digital	0.5～1 A	0.1～0.3回答
DDR VDD	JEDECによって管理されるバースト	より遅い、レギュレーター主導
I/O	<0.5 A	非常に低い

4. 分析対象周波数範囲

LX2160Aの場合、PI解析では以下の項目を対象とする必要があります。

DC → 100 MHz （最小）
オンダイL/C効果のため、コアレールには最大300～500MHzが推奨されます。

約1MHz以下：
VRMとバルクコンデンサが大部分を占める

1～100MHz:
ボードレベルのMLCCとプレーン

100 MHz:
オンパッケージ＋オンダイ静電容量（利用可能な場合はパッケージSパラメータを使用してモデル化）

5. デカップリング戦略（参照ベース）

NXPのリファレンスデザインは、3層構造のアプローチを示しています。

バルク
- コアレールあたり47～330μFのポリマーまたはタンタル
中周波MLCC
- 1～10 µF、X7R、パッケージ外周全体に分布
高周波MLCC
- BGA直下に0.01～0.1μF

この方法は、LayerscapeのRDBレイアウトと整合性があります。[static.chipdip.ru]

6. 推奨PIツール

LX2160AクラスのSoCでうまく機能する、広く使われているツール：

シミュレーション

ケイデンスシグリティパワーSI
Ansys SIwave
Keysight PIPro
Altium PDNアナライザー（初期段階のチェック）

測定（ポストシリコン）

VNAを用いたPDNインピーダンス測定（2ポートシャントスルー方式）
BGAブレークアウトテストポイントにおける高帯域幅プロービング

7．方法論の概要（ベストプラクティス）

Z_TARGETベースのPDN設計から始めましょう
スイープインピーダンスプロット（対数-対数）を作成する
Z_TARGET以下の反共鳴ピークを除去する
検証方法：
- 最悪の場合の現在のステップ
- 負荷過渡シミュレーション
可能であればRDBの挙動と相関関係を分析する

8. NXP固有の推奨事項

NXPは、社内でPDNサイジングに使用される電力使用事例やレール電流に関するガイダンスを含むAN5407 – LX2160A/LX2162A設計チェックリストを確認することを強く推奨します。[community.nxp.com]

NXPプレミアムサポートをご利用の場合は、以下のリクエストも可能です。

鉄道ごとの最悪シナリオの電流表
パッケージPDNモデル（利用可能な場合）