i.MX8M plus でチャネル B にのみ接続されたシングル チャネル LPDDR4 16 ビットを使用することは可能ですか?
A が B にコネクテッドされ、B が A にコネクテッドされているデザインがありますが、単一チャネルの LPDDR4 に交換した場合、このデザインは機能しますか?
こんにちは@johan_carlsson 、
NXP サポートにお問い合わせいただきありがとうございます。
iMX8MP ハードウェア設計ガイド、iMX8MP データシート、および iMX8MP リファレンス・マニュアルに基づいています。
いいえ。NXP は、i.MX 8M Plus のチャネル B にのみ接続されたシングルチャネル LPDDR4 (16 ビット) 設計を文書化も検証もしていません。ドキュメントおよびリファレンス デザインで想定されている単一チャネル構成は、チャネル A にあります。
A <-> B が交差するデザイン (A が B に配線され、B が A に配線される) はサポートされていません。
よろしくお願いいたします。
チャビラ
こんにちは、チャビラさん。これについては確かですか？
TRMはこう言っています、
SO、DqLnSel レジスタを変更すると (バイト レーン / スライスごとに) A から B に変更できるようになるのではないでしょうか。
こんにちは@dav1さん、
ここでいくつかの誤解に気づきました。
リファレンスマニュアルによると:
「1 バイト内で PHY dq から DRAM dq へのマッピング (スウィズル) をサポートします… dbyte ごとに… DqLnSel のバイト セット内の各レジスタには一意の値が必要です…」
つまり、PHY を使用すると、単一の 8 ビット スライス (dbyte) 内でボード レベルのビット間のスクランブルを元に戻すことができるということです。たとえば、PHY レーン 3 が同じ dbyte 内の DRAM DQ0 にルーティングする場合、その dbyte に対して Dq0LnSel = 3 を設定します。これにより、スウィズルが論理的に元に戻された後、MRR バイナリ カウンターなどが正しい値を返すようになります。
こんにちは@dav1 、
現時点では、この構成は検証されておらず、可能になるとは予想されていません。
テストを試みることはできますが、これは RAM PHY の目的の機能の範囲外であるため、信頼性の高い動作は期待できないことに注意してください。
よろしくお願いします、
チャビラ
- DDRを2チャネルとして設定する
- AとBにまたがってインターリーブしないように設定する
- Bセクションのみを有効として定義する
私の回答に何か誤りがありましたら、ご指摘ください。もし、何も問題がなく、この投稿が前回と同様に再度削除されたら、これを Facebook に投稿します。
しかし、RPA ツールがなぜスワップを実行できるのかを示します。
MX8M_Plus_LPDDR4_RPA_v10.xlsx
https://community.nxp.com/t5/i-MX-Processors-Knowledge-Base/i-MX-8MPlus-m865S-DDR-レジスタ-プログラミング-エイド-R...
試してみましたか？
@dav1スワップの問題が発生すると、テーブルが赤くなり、警告が表示されます。ただし、チャネル A とチャネル B が入れ替わると、この RPA ツールは緑色のまま表示され、対応するレジスタも変更されます。
したがって、可能性は 2 つしかありません。
RPA ツールが間違っています。
リファレンスマニュアルが間違っています。
2 つのうち 1 つは真実である必要があります。これは、 @Chaviraが明確に/回答する必要があることです。