您好，恩智浦社区
我正在使用 CLRC66301B NFC 读卡器IC 并尝试通过将 PDOWN 引脚设为高电平来激活掉电模式 (3.3)V），详见数据手册。但是，电流消耗保持在2 mA，而数据表显示掉电时电流消耗应在8 nA至40 nA之间。
设置详情：
PDOWN 引脚：3.3 V（恒定高电平）
VDDs：VDD（TX）、VDD（AUX）、VDD（MCU）电压均为 3.3 V
接口：I²C（测试期间空闲）
XTAL：连接 27.12 MHz 晶体
当前测量期间无通信或活动
测量电流： ~2 mA
问题
1.在断言 PDOWN 之前是否需要对寄存器进行配置？
2。IRQ、XTAL、IFSEL 或其他 GPIO 能否阻止进入真正的掉电模式？
3.PDOWN 是否需要使用 VDD 或 RESET 进行额外的定时或排序？
如有任何见解或建议，我们将不胜感激。
谢谢！
乌玛桑卡尔
您好，
当您提到当 SDA 和 SCL 物理断开时电流消耗会降低时，是指您移除了该引脚上的所有连接（同时移除主机 MCU 和上拉电阻器），还是指这些线路仅与主机 MCU 断开？
另外，能否请您描述一下测量所用的方法、设备和测试点？
Eduardo。
亲爱的恩智浦团队
我使用带有 CLRC66303B 芯片的官方 CLEV6630ARD 板进行了掉电电流测试。只有在进行任何 I²C 通信之前物理断开 SDA 和 SCL 时，电流才会达到 ~40 nA。如果使用一次 I²C，即使将 PDOWN 设为高电平，电流也会保持在 2 mA 以上。
请说明在进入 PDOWN 之前，I²C 线路应该做些什么？具体来说
在断言 PDOWN 之前，MCU 是否应将 SDA 和 SCL 设置为高阻抗（输入，无拉）？
之前的任何 I²C 通信是否会阻止芯片进入真正的硬掉电？
谢谢！
亲爱的恩智浦团队
我之前曾就 CLRC66301HN 的硬掉电电流提出过问题，你的回复建议迁移到 CLRC663 Plus 系列 (CLRC66303)。此后我改用 CLRC66303B，使用基于 CLEV6630ARD 参考设计的定制板，我想继续提供最新的测试结果。
你之前的回复侧重于 LPCD 行为和 AN11783，但这个问题仅涉及通过 PDOWN 引脚进行硬掉电，没有RF场或 LPCD 处于活动状态。
掉电电流测量 (CLRC66303B)：
> 当 PDOWN 处于低电平时（芯片处于活动状态，RF场 开启）：~100 mA
>当 PDOWN 为高电平且存在 I²C 上拉时：~1.2 mA
>当 PDOWN 为高且 I²C 线路被驱动为低时： ~6.6 mA
>当 PDOWN 为高电平且 I²C 线路在使用前已物理断开时：~40 nA
只有在进行任何 I²C 通信之前物理断开 SDA 和 SCL 连接时，芯片才会在 PDOWN 模式下消耗 ~40 nA 电流。如果只使用一次 I²C，则即使在 PDOWN 钳位高电平之后，电流仍保持高电平。
硬件设置摘要：
芯片：CLRC66303B，I²C 模式。
微控制器：TI CC2652R7，100 kHz I²C
电压：3.3 V 调节
上拉：SDA/SCL 上 4.7 kΩ 至 3.3 V
未使用的引脚：按照数据表拉动
未启用射频或 LPCD 功能
方案设计：基于 CLEV6630ARD（附后）
需要澄清的问题：
1.在 PDOWN 模式期间，SDA/SCL 是否内部偏置？
2。即使后来将PDOWN设置为高电平，之前的任何I²C活动是否会阻止真正的掉电？
3.在断言 PDOWN 之前，是否有必要将 MCU I²C 引脚设置为 Hi-Z（输入，无拉）？
4.是否有恩智浦推荐的方法，可在硬 PDOWN 模式下可靠地实现<100 nA，而无需物理断开 I²C 线路？
我们的目标是确保电池的使用寿命，并且必须实现数据手册中规定的低功耗性能。如果有任何专门关于 PDOWN 行为和 I²C 漏电流的指导或文档，我们将不胜感激。
附上示意图以供参考。
顺祝商祺！
Umasankar C
希望你一切顺利。
我知道你使用的是基于 CLRC66301HN（非增强版）的自定义板，对吗？如果是，请考虑我们建议改用 CLRC663 plus 系列 (CLRC66303)。
引脚 PDOWN 的高电平应启用硬掉电。数据手册中描述的掉电电流 (Ipd) 相当于 CLRC663 芯片中所有电源电流的总和；但是，嵌入在板中的外部元器件可能会消耗额外的功率。
AN11783 CLRC663 plus《电源卡检测》第 3.4 节中描述了一些低功耗设计建议。
Eduardo。