NXPコミュニティの皆様へ
私はCLRC66301B NFCリーダICを使用しており、PDOWNピンをハイ（3.3）に駆動してパワーダウンモードを起動しようとしています。データシートに指定されているとおり、V です。ただし、データシートではパワーダウン時の電流消費量は 8 nA ～ 40 nA と示されているにもかかわらず、消費電流は 2 mA のままです。
セットアップの詳細:
PDOWNピン: 3.3 V (一定ハイ)
VDD: VDD(TX)、VDD(AUX)、VDD(MCU) すべて 3.3 V
インターフェース: I²C (テスト中はアイドル状態)
XTAL: 27.12 MHz 水晶をコネクテッド
電流測定中は通信やアクティビティはありません
測定電流: 約2 mA
質問:
1. PDOWN をアサートする前にレジスタ設定は必要ですか?
2. IRQ、XTAL、IFSEL、またはその他の GPIO によって、真のパワーダウン モードへの移行が妨げられる可能性がありますか?
3. PDOWN には、VDD またはリセットによる追加のタイミングまたはシーケンスが必要ですか?
ご意見やご提案があれば、ぜひお聞かせください。
ありがとうございます
ウマサンカル
こんにちは、
SDA と SCL が物理的に切断されると電流消費が減少すると言う場合、このピンのすべての接続を削除する (ホスト MCU とプルアップ抵抗の両方を削除する) ことを意味しますか、それとも、それらのラインがホスト MCU からのみ切断されることを意味しますか?
また、測定に使用している方法、機器、テストポイントについて説明していただけますか?
よろしくお願いいたします。
エドゥアルド。
NXPチームの皆様
CLRC66303B チップを搭載した公式の CLEV6630ARD ボードを使用して、パワーダウン電流テストを実施しました。電流が約 40 nA に達するのは、I²C 通信の前に SDA と SCL が物理的に切断されている場合のみです。I²C を一度でも使用すると、PDOWN をハイにアサートした後でも電流は 2 mA を超えたままになります。
PDOWN に入る前に I²C ラインで何を行う必要があるかを明確にしていただけますか?具体的には：
MCU は、PDOWN をアサートする前に、SDA と SCL を高インピーダンス (入力、プルなし) に設定する必要がありますか?
事前の I²C 通信により、チップが真のハード パワー ダウンに入るのが妨げられることはありますか?
よろしくお願いします。
NXPチームの皆様
以前、CLRC66301HN のハード パワー ダウン電流に関して質問したところ、回答として CLRC663 Plus ファミリ (CLRC66303) への移行を推奨されました。それ以来、CLEV6630ARD リファレンス・デザインに基づくカスタム ボードを使用して CLRC66303B に切り替えており、更新されたテスト結果をフォローアップしたいと思います。
以前の返信では LPCD の動作と AN11783 に重点が置かれていましたが、この問題は RF フィールドや LPCD がアクティブでない状態での PDOWN ピン経由のハード パワーダウンにのみ関係します。
パワーダウン電流測定（CLRC66303B）：
>PDOWNがLOWの場合（チップアクティブ、RFフィールドオン）：約100mA
>PDOWNがHIGHでI²Cプルアップが存在する場合: ~1.2 mA
>PDOWNがHIGHでI²CラインがLOWの場合: ~6.6 mA
>PDOWNがHIGHで、I²Cラインが使用前に物理的に切断されている場合: ~40 nA
I²C 通信の前に SDA と SCL が物理的に切断されている場合にのみ、チップは PDOWN で約 40 nA を消費します。I²C を一度でも使用すると、PDOWN が HIGH にアサートされた後も電流は高いままになります。
ハードウェアセットアップの概要:
チップ: CLRC66303B、I²C モード。
MCU: TI CC2652R7、100 kHz I²C
電圧: 3.3 V 安定化
プルアップ: SDA/SCL で 4.7 kΩ から 3.3 V
未使用ピン: データシートに従って引き抜かれています
RFまたはLPCD機能が有効になっていません
回路図：CLEV6630ARD（添付）に基づく
明確化のための質問:
1. PDOWN モード中、SDA/SCL は内部的にバイアスされていますか?
2. PDOWN が後で HIGH に設定された場合でも、それ以前の I²C アクティビティによって真のパワーダウンが妨げられることはありますか?
3. PDOWN をアサートする前に、MCU I²C ピンを Hi-Z (入力、プルなし) に設定する必要がありますか?
4. I²C ラインを物理的に切断せずに、ハード PDOWN モードで確実に <100 nA を達成するための NXP 推奨の方法はありますか?
バッテリー寿命の延長を目指しており、データシートに記載されている低電力動作を実現する必要があります。PDOWN の動作と I²C リークに関する具体的なガイダンスやドキュメントがあれば、大変助かります。 
参考までに回路図を添付します。
よろしくお願いいたします。
ウマサンカールC
こんにちは@Umasankarc
あなたの調子が良いといいのですが。
CLRC66301HN (非プラス) をベースにしたカスタム ボードを使用していると理解していますが、これは正しいですか?そのSOは、代わりにCLRC663 plus ファミリ(CLRC66303) を使用することをお勧めします。
ピン PDOWN を HIGH レベルにすると、ハード パワー ダウンが有効になります。データシートに記載されているパワーダウン電流 (Ipd) は、CLRC663 チップのすべての供給電流の合計に対応しますが、ボードに組み込まれた外部コンポーネントによって追加の電力が消費される可能性があります。
低電力デザインに関する推奨事項は、 AN11783 CLRC663 plus の「Low Power Card Detection」のセクション 3.4 に記載されています。
よろしくお願いいたします。
エドゥアルド。